JPH0321064A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、スタックトキャパシタ型セルを有する半導体
装置に関するものである。

従来の技術 近年、半導体装置の微細化及び高集積化により、半導体
メモリの大容量化が進められている。

２　へ−７ 従来、第３図に示すように、半導体基板、たとえば、シ
リコン基板１の一主面上に一層目の多結晶シリコン膜に
よりワード線５ａ　，ｓｂを形戒し、次いで一層目の絶
縁膜を形威した後、二層目の多結晶シリコン膜によシス
タックトキャパシタが、トランジスタのゲー｝５ａ上及
び隣接するワード線５ｂ上のスペーヌ１で延在形戊され
ることにより容量を得ていた。

発明が解決しようとする課題 しかしながら、さらに高密度化及び高集積化する場合、
メモリセル寸法を単純に縮小するとメモリキャパシタの
面積も縮され容量が低減され、又、所要キャパシタ面積
の確保のため、ゲート長を極端に短くすることにより、
ホットキャリアによる諸問題が発生する問題点を有して
いた。

本発明は、上記従来の問題点を解決するもので、メモリ
キャパシタの平面で見た占有面積を拡大することな〈、
より一層の大容量化を図ることを可能にするものである
。

課題を解決するための手段 上記問題点を解決するために本発明の半導体装置は、半
導体基板一主面にシリコン酸化膜を堆積し、前記シリコ
ン酸化膜をフォ１−リソグラフィ技術とエッチング技術
よりスタックトキャパシクが延在形威され得る隣接ワー
ド線の形状にパターニングする工程から作或される。

作　　　用 上記構成によれば、スタックトキャパシタが延在形成さ
れるワード線の下部にシリコン酸化膜が厚く形威されて
いるので、メモリキャパシタは、平面で見た面積を拡大
しなくても、前記シリコン酸化膜が厚くなった分だけ大
面積化されて容量の幅加が可能となる。又、ヌタソク１
−キャパシタが形威されないワード線上のシリコン酸化
膜は薄く形威されているので、ビット線の段差による切
断の恐れはない。

実施例 以下、本発明の一実施例について、図面を参照しながら
説明する。

第１図ａ〜ｂは、本発明の一実施例を示したものである
。

第１図ａのように、シリコン基板１上に選択酸化法を適
用することにより厚さ約５０００人シリコン酸化膜から
なるフィールド酸化膜２を形成し、熱酸化法を適用する
ことにより前記シリコン基板１の能動領域上に約２００
人程度のゲート酸化膜２を形戒する。

次いでＣＶＤ法によシ厚さ約６０００人程度のシリコン
酸化膜４を形成する。

第１図ｂのように、フォトリングラフィ技術により隣接
ワード線形状にパターニングし、エッチング技術によシ
、スタックトキャパシタが延在形成される隣接ワード線
以外のシリコン酸化膜を除去する。

次に、第１図Ｃのように、ＣＶＤ法により約４０００〜
５０００程度の多結晶シリコン膜５を堆積させる。

さらに、第１図ｄのように、フォトレジスト膜６をワー
ド線形状にパターニングし、エッチング技術よりワード
線５ａ，５ｂを形戊する。

５　・＼　， 次に第１図ｅのように、シリコン酸化膜を形威し、第１
図｛のように、ＬＤＤ構造のトランジスタ形成のため、
イオン注入法により、リンの低濃度ｎ一領域をつくり、
ゲート側面に、減圧ＣＶＤ法によるＣＶＤ酸化膜による
ヌペーサ８を設ける。

そしてヒ素イオン注によりｎ＋のソース・ドレイン拡散
領域９を形成する。

次に第１図ｑのように、ＣＵＤ法により約３０００人程
度の２層目の多結晶シリコン膜を戒長させ、フォトリン
グラフィ技術を用いパターニングし、エッチングするこ
とにより、前記２層目多結晶シリコン膜からなるスタッ
クトキャパシク１１を形成する。

その後、第１図ｂのように、ＣＶＤ法により、絶縁膜１
２を形戊後ＣＶＤ法により約２５００人程度の３層目多
結晶シリコン膜を或長させ、イオン注入法によシ前記３
層目多結晶シリコン膜に対しｎ型不純物イオンを注入後
、フォ１・リングラフィ技術を用いてパターニングを行
ない、エッチングし、スタックトキャパシタ１３を形成
する。

６へ７ 次いで減圧ＣＶＤ法よりシリコン窒化膜１３約２００人
程度形戒後、ＣＶＤ法４５００人程度のボロンリンケイ
酸ガラスからなる層間絶縁膜を形戒する。次いでフォト
リングラフイ技術より層間絶縁膜１５及び絶縁膜１４を
パターニングし、ポリサイドと基板のコンタクト窓を形
戊する。次いでＣＶＤ法より多結晶シリコン膜を厚さ約
１６００人程度或長させ、ｎ型不純物注入後、約２５０
０人のタングステンシリサイドを戒長させ、ビット線１
６を形成する。

以上の方法により、スタックトキャパシタを形成するフ
ィールド酸化膜上のワード線４ｂの下部に絶縁膜約６０
ｏＯ人程度形戊されていることにより、スタソクトキャ
パシタの占有面積は増大し、容量は約２０％程度幅大す
る。

発明の効果 本発明によれば、フィーノレド酸化膜上の隣接ワード線
形成予定部分に厚い絶縁膜を形成することにより、スタ
ノクトキャパシタの平面的に見た面積を拡大することな
〈実質的に大面積化、つ１り、大容量化を実現すること
が可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例の工程フロー順に示す断面図
、第２図は従来例の断面図である。 １・・・・・・シリコン基板、２・・・・・・フィーノ
レド酸化膜、３・・・・・・ゲート酸化膜、４・・・・
・・シリコン酸化膜、５ａ，５ｂ・・・・・・ワード線
、６　−−フォ１−レジスト膜、７・・・・・・シリコ
ン酸化膜、８・・・・・・サイドウォーノレ、９・・・
・・・拡散層領域、１０・・・・・・層間絶縁膜、１１
・・・・・・スタックトキャパシタ電極、１２・・・・
・・容量絶縁膜、１３・・・・・・スタックトキャパシ
タ電極、１４・・・・・・層間絶縁膜、１５・・・・・
・層間絶縁膜、１６・・・・・・ビッ１一線。

Claims (1)

【特許請求の範囲】
1. スタックトキャパシタ型セルを具備する半導体装置であ
   り、前記スタックトキャパシタは前記メモリセルのトラ
   ンジスタのソース又はドレイン領域に接し且つ絶縁膜を
   介し前記トランジスタのゲート部分上及び隣接ワード線
   部分上に延在する第１の電極上の誘電体膜及び前記誘電
   体膜上の第２の電極から構成され、前記隣接ワード線の
   下部に前記絶縁膜を厚く形成することを特徴とする半導
   体装置。