JPH03211772A - 半導体ｍｏｓトランジスタの形成方法 - Google Patents
半導体ｍｏｓトランジスタの形成方法Info
- Publication number
- JPH03211772A JPH03211772A JP2005857A JP585790A JPH03211772A JP H03211772 A JPH03211772 A JP H03211772A JP 2005857 A JP2005857 A JP 2005857A JP 585790 A JP585790 A JP 585790A JP H03211772 A JPH03211772 A JP H03211772A
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- film
- oxide film
- silicon nitride
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- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は、半導体ＭＯＳトランジスタの製造方法に関
する。特に、ＬＤＤＩＩ造成いはＤＤＤ構造を形成する
ｒ二めの酸化膜スペーサの改良に関する。
する。特に、ＬＤＤＩＩ造成いはＤＤＤ構造を形成する
ｒ二めの酸化膜スペーサの改良に関する。
（ロ）従来の技術
従来の半導体〜ｔｏｓトランジスタの形成方法：土、第
２図（ａ）に示すように、半導体基板２０の表面にＬ
ＯＣＯＳ （１ｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ
５ｉｌｉｃｏｎ）法による素子分離層２１、ゲート絶縁
膜２２及びポリシリコンゲート電極２３を順に形成した
後、しＤＤｆ）ろいはＤＤＤ （第２図（ｄ）におけろ
２７）形成用のイオン注入を行い、次に、第１図（ｂ）
に示すように５ｉＯｙ膜或いはシリコン窒化膜のような
絶縁膜２４をＣＶＤ法によって堆積し、次に、第１図（
ｃ）に示すように該絶縁膜２４をドライエツチング或い
はドライエツチングとウェットエツチングを併用するこ
とによってエッチバックしスペーサ２５を形成し、この
後第１図（ｄ）に示すようにイオン注入によってソース
２６、ドレイン２６′を形成し、層間絶縁膜２８を堆積
し、リフロー及びソース、ドレインの活性化のために熱
処理を行いコンタクトホールを形成し、このコンタクト
ホールにメタル配線２９を形成して行われている。
２図（ａ）に示すように、半導体基板２０の表面にＬ
ＯＣＯＳ （１ｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ
５ｉｌｉｃｏｎ）法による素子分離層２１、ゲート絶縁
膜２２及びポリシリコンゲート電極２３を順に形成した
後、しＤＤｆ）ろいはＤＤＤ （第２図（ｄ）におけろ
２７）形成用のイオン注入を行い、次に、第１図（ｂ）
に示すように５ｉＯｙ膜或いはシリコン窒化膜のような
絶縁膜２４をＣＶＤ法によって堆積し、次に、第１図（
ｃ）に示すように該絶縁膜２４をドライエツチング或い
はドライエツチングとウェットエツチングを併用するこ
とによってエッチバックしスペーサ２５を形成し、この
後第１図（ｄ）に示すようにイオン注入によってソース
２６、ドレイン２６′を形成し、層間絶縁膜２８を堆積
し、リフロー及びソース、ドレインの活性化のために熱
処理を行いコンタクトホールを形成し、このコンタクト
ホールにメタル配線２９を形成して行われている。
（ハ）発明が解決しようとする課題
上述の従来技術に於いては、スペーサを形成するためＪ
）ＣＶ Ｄ絶縁膜膜厚伎び膜質のばらつき、エッチバッ
ク時のばらつきによるスペーサ形状のばらつきによりト
ランジスタ特性がばらつくという問題があっｊ二。ま几
スペーサとシリコン基数との接触角度はほぼ９０度とな
るが、このときソース、ドレイン部のスペーサ下部で結
晶欠陥が発生しやすくなり接合リーク電流が増加すると
いう問題があった。
）ＣＶ Ｄ絶縁膜膜厚伎び膜質のばらつき、エッチバッ
ク時のばらつきによるスペーサ形状のばらつきによりト
ランジスタ特性がばらつくという問題があっｊ二。ま几
スペーサとシリコン基数との接触角度はほぼ９０度とな
るが、このときソース、ドレイン部のスペーサ下部で結
晶欠陥が発生しやすくなり接合リーク電流が増加すると
いう問題があった。
この発明は上記の課題を解決するためになされたしので
あり、その目的とするところは、スペーサの形状、膜厚
及び膜質のばらつきを減少させ、しからエツジ部の結晶
欠陥の発生を抑制できろ半４体＞ｔｏｓトランジスタの
形成方法を提供することにある。
あり、その目的とするところは、スペーサの形状、膜厚
及び膜質のばらつきを減少させ、しからエツジ部の結晶
欠陥の発生を抑制できろ半４体＞ｔｏｓトランジスタの
形成方法を提供することにある。
（ニ）課題を解決するための手段
この発明によれば、シリコン基板上に所定パターンのシ
リコン窒化膜をマスクとしてＬＯＣＯＳ法によって酸化
膜を形成し、上記シリコン窒化膜を再びマスクとして上
記ＬＯＣＯ９法による酸化膜をエツチングすることによ
って両側にＬＯＣＯＳ法による酸化膜の残存部を有する
溝を形成し、この溝の底部にゲート絶縁膜を形成した後
にこの溝内に導電性材料を埋込むことによって両側に酸
化膜スペーサを有するゲート電極層を形成することを特
徴とする半導体ＭＯＳトランジスタの形成方法が提供さ
れろ。
リコン窒化膜をマスクとしてＬＯＣＯＳ法によって酸化
膜を形成し、上記シリコン窒化膜を再びマスクとして上
記ＬＯＣＯ９法による酸化膜をエツチングすることによ
って両側にＬＯＣＯＳ法による酸化膜の残存部を有する
溝を形成し、この溝の底部にゲート絶縁膜を形成した後
にこの溝内に導電性材料を埋込むことによって両側に酸
化膜スペーサを有するゲート電極層を形成することを特
徴とする半導体ＭＯＳトランジスタの形成方法が提供さ
れろ。
この発明においては、シリコン基板の表層に所定パター
ンのシリコン窒化膜をマスクとしてＬＯＣＯ８法によっ
て酸化膜を形成する。
ンのシリコン窒化膜をマスクとしてＬＯＣＯ８法によっ
て酸化膜を形成する。
このＬＯＣＯＳ法による酸化膜は、ゲート電極層の両側
に配置されろ酸化膜スペーサを形成するためのものであ
って、シリコン基板の表層に所定パターンのシリコン窒
化膜をマスクとしてＬＯＣＯＳ法によって形成すること
ができろ。
に配置されろ酸化膜スペーサを形成するためのものであ
って、シリコン基板の表層に所定パターンのシリコン窒
化膜をマスクとしてＬＯＣＯＳ法によって形成すること
ができろ。
このＬＯＣＯＳ法による酸化膜の外形は、通常０．４〜
０．８μ霞の膜厚で０．４〜敗μ−の幅の中央部とこの
中央部の両側に、通常０．１〜０．８ｇｍの幅で徐々に
膜厚が低下する端部を有する断面形状からなる。
０．８μ霞の膜厚で０．４〜敗μ−の幅の中央部とこの
中央部の両側に、通常０．１〜０．８ｇｍの幅で徐々に
膜厚が低下する端部を有する断面形状からなる。
このシリコン窒化膜は、シリコン基板上のＬＯＧＯ８法
による酸化膜を形成しない項域をＬＯＣＯ８法の酸化処
理に対してマスクしかつ得られたＬｏｃｏｓ法による酸
化膜の両端部をエツチングに対してマスクするｆこめの
らのであって、シリコン基板上に、例えばＣＶＤ法等に
よって所定パターンに形成して用いろことかできろ。
による酸化膜を形成しない項域をＬＯＣＯ８法の酸化処
理に対してマスクしかつ得られたＬｏｃｏｓ法による酸
化膜の両端部をエツチングに対してマスクするｆこめの
らのであって、シリコン基板上に、例えばＣＶＤ法等に
よって所定パターンに形成して用いろことかできろ。
この発明においては、このシリコン窒化膜を再びマスク
として上ＡａＬＯＣＯＳ法による酸化膜をエツチングす
ることによって、両側にＬＯＣＯＳ法による酸化膜の残
存部を有する溝を形成する。
として上ＡａＬＯＣＯＳ法による酸化膜をエツチングす
ることによって、両側にＬＯＣＯＳ法による酸化膜の残
存部を有する溝を形成する。
この溝は、導電性材料を埋込むためのらのであって、通
常幅０．４〜数μＩ、深さ０．４〜０．８μＩの外形を
有し、上記ンリコン窒化膜をマスクとしてエツチングす
ることによって形成することができろ。また、このエツ
チングによってＬＯＣＯＳ法による酸化膜の両側が残さ
れ、このＬＯＣＯＳ法による酸化膜の残存部が酸化膜ス
ペーサを形成することになる。
常幅０．４〜数μＩ、深さ０．４〜０．８μＩの外形を
有し、上記ンリコン窒化膜をマスクとしてエツチングす
ることによって形成することができろ。また、このエツ
チングによってＬＯＣＯＳ法による酸化膜の両側が残さ
れ、このＬＯＣＯＳ法による酸化膜の残存部が酸化膜ス
ペーサを形成することになる。
この酸化膜スペーサは、ソース・ドレイン形成のイオン
注入に対してマスクの作用として酸化膜スペーサの下部
シリコン基板内にＬＣＤ或い：よりＤＤを形成するｆ二
めのらのであって、膜質や膜厚及び形状のばらつきがな
く、シリコン基板との接触角度が小さくスペーサ下部で
結晶欠陥や接合リーク電流の増加のないものが適してい
る。このスペーサの外形は、通常幅が０．１〜０．２μ
真を有し、この幅に対して膜厚が、通常０．４〜０．６
ｇ−から０μ−まで徐々に低下するのが適しており、シ
リコン基板との接触角度が、９０”よりも小さくなる方
が効果が大きい。
注入に対してマスクの作用として酸化膜スペーサの下部
シリコン基板内にＬＣＤ或い：よりＤＤを形成するｆ二
めのらのであって、膜質や膜厚及び形状のばらつきがな
く、シリコン基板との接触角度が小さくスペーサ下部で
結晶欠陥や接合リーク電流の増加のないものが適してい
る。このスペーサの外形は、通常幅が０．１〜０．２μ
真を有し、この幅に対して膜厚が、通常０．４〜０．６
ｇ−から０μ−まで徐々に低下するのが適しており、シ
リコン基板との接触角度が、９０”よりも小さくなる方
が効果が大きい。
この発明においては、この溝の底部にゲート絶縁膜を形
成した後にこの溝内に導電性材料を埋込むことによって
両側に酸化膜スペーサを有するゲート電極層を形成する
。このゲート絶縁膜は、例えば熱酸化法等によって形成
することができる。
成した後にこの溝内に導電性材料を埋込むことによって
両側に酸化膜スペーサを有するゲート電極層を形成する
。このゲート絶縁膜は、例えば熱酸化法等によって形成
することができる。
この導電性材料は、ゲート電極層を形成するためのらの
であって、例えば不純物を高濃度にドーピングされたポ
リシリコン、タングステン、タングステンシリサイド等
を用いることができる。
であって、例えば不純物を高濃度にドーピングされたポ
リシリコン、タングステン、タングステンシリサイド等
を用いることができる。
この発明においては、二の後にソース、ドレインのイオ
ノ注入を１１って半導体ＭＯ５１−ランノスタを形成士
ることかできる。
ノ注入を１１って半導体ＭＯ５１−ランノスタを形成士
ることかできる。
（１；）作用
ノリコン窒化膜パターンをマスクとして形成さ９またＬ
ＯＣＯＳ法による酸化膜が、酸化膜スペーサの半導体
堰板に対する接触角変を下げかつ膜質のばらつきを解消
さけ、上記ノリコン窒化膜が、再び酸化膜スペーサ形成
のマスクとして作用して得られる酸化膜スペーサの形状
のばらつきを減少さける。
ＯＣＯＳ法による酸化膜が、酸化膜スペーサの半導体
堰板に対する接触角変を下げかつ膜質のばらつきを解消
さけ、上記ノリコン窒化膜が、再び酸化膜スペーサ形成
のマスクとして作用して得られる酸化膜スペーサの形状
のばらつきを減少さける。
（へ）実施例
以下に、この発明の実施例を図面を参照して説明する。
まず、第１図（ａ）に示すように、ノリコン基板ｌの表
面に熱酸化によるシリコン酸化膜２を介してＣＶＤ法に
よって所定パターンのシリコン窒化膜４を形成し、改良
型ＬＯＣＯＳ法を用いて、いずれら膜厚６０００人の素
子分離用酸化膜３及びトランジスタのスペーサ用酸化膜
３°を形成する。
面に熱酸化によるシリコン酸化膜２を介してＣＶＤ法に
よって所定パターンのシリコン窒化膜４を形成し、改良
型ＬＯＣＯＳ法を用いて、いずれら膜厚６０００人の素
子分離用酸化膜３及びトランジスタのスペーサ用酸化膜
３°を形成する。
次に第１図（ｂ）に示すように、フォトレジスト膜を用
いて素子分離用酸化膜をマスクし、シリコノ窒化膜ｔ１
をマスクとして等方性エツチングによりスペーサ用酸ｆ
ヒ膜３゛を２０００人エツチングし、さらに続いて異方
性エツチングによりスペーサ用酸化膜３“を４ｏｏｏ、
ｔエツチングし、このエツチングの浅存部で幅０．２μ
偽の酸化膜スペーサ６を形成する。この酸化膜スペーサ
は、幅がシリコン窒化膜パターン４によって決定される
ので均一であり、膜質がＬＯＣＯＳ法のため均一であり
、ばらつきを受けにくい。またシリコン基板ｌとスペー
サ６の接触角は、５０〜７０°と小さく、ソース、ドレ
イン注入によるダメージを低減できる。
いて素子分離用酸化膜をマスクし、シリコノ窒化膜ｔ１
をマスクとして等方性エツチングによりスペーサ用酸ｆ
ヒ膜３゛を２０００人エツチングし、さらに続いて異方
性エツチングによりスペーサ用酸化膜３“を４ｏｏｏ、
ｔエツチングし、このエツチングの浅存部で幅０．２μ
偽の酸化膜スペーサ６を形成する。この酸化膜スペーサ
は、幅がシリコン窒化膜パターン４によって決定される
ので均一であり、膜質がＬＯＣＯＳ法のため均一であり
、ばらつきを受けにくい。またシリコン基板ｌとスペー
サ６の接触角は、５０〜７０°と小さく、ソース、ドレ
イン注入によるダメージを低減できる。
次に、第１図（Ｃ）に示すように、フォトレジスト５及
びシリコン窒化＠４を除去し、熱酸化法によってゲート
絶縁酸化膜８を形成後、ポリシリコン膜７を３０００人
堆積し、リンをドーピングする。
びシリコン窒化＠４を除去し、熱酸化法によってゲート
絶縁酸化膜８を形成後、ポリシリコン膜７を３０００人
堆積し、リンをドーピングする。
次に、第１図（ｄ）に示すように、ポリシリコン膜７を
エブチバックしリンをｌ Ｏ０ＫｅＶ、 ３ Ｘ１０目
／ｃ＋ｅ言、ヒ素を６０Ｋｅｌ／ ５ ｘ、１０ ′
′／ａｓ”注入してゲート電極！３を形成する。この後
層間絶縁膜９の堆噴、リフロー、コンタクト孔の形成、
メタル配線層１２の形成を通常のプロセスで順次１１い
Ｎチャネル型トランジスタを形成する。
エブチバックしリンをｌ Ｏ０ＫｅＶ、 ３ Ｘ１０目
／ｃ＋ｅ言、ヒ素を６０Ｋｅｌ／ ５ ｘ、１０ ′
′／ａｓ”注入してゲート電極！３を形成する。この後
層間絶縁膜９の堆噴、リフロー、コンタクト孔の形成、
メタル配線層１２の形成を通常のプロセスで順次１１い
Ｎチャネル型トランジスタを形成する。
（ト）発明の効果
この発明の半導体ＭＯＳトランジスタの製造方法は、膜
質のばらつき及びエツチングによるスペーサの幅のばら
つきを低減することかできる。
質のばらつき及びエツチングによるスペーサの幅のばら
つきを低減することかできる。
また、スペーサエツジ部のシリコン表面との接触角を小
さくできるためイオン注入後Ｐ−Ｎ接合部に発生する結
晶欠陥を抑制でき、大きな接合リーク電流が発生するこ
とを防止することができろ。
さくできるためイオン注入後Ｐ−Ｎ接合部に発生する結
晶欠陥を抑制でき、大きな接合リーク電流が発生するこ
とを防止することができろ。
第１図は、この発明の実施例で作製した半導体ＭｏＳト
ランジスタの製造工程の説明図、第２図は、従来の半導
体ＭＯＳトランジスタの製造工程の説明図である。 ！・・・・・・シリコン基板、２・・・・・・シリコン
酸化膜、３・・・・・・素子分離用酸化膜、 ３″ ・・スペーサ用酸化膜、 ４・・・・・・シリコン窒化膜、５・・・・・・フォト
レジスト、６・・・・酸化膜スペーサ、７ ポリノリ
コン膜、８・・・・・・ゲート絶線酸化膜、９・・・・
・・層間絶縁膜、Ｉｎ １１ ・・・・ソース・ド
レイン１２・・・・・・メタル配線層、！３・・・ゲー
ト電極。 第 １ 図 １゜ １ ３ １゜ １ 第 図
ランジスタの製造工程の説明図、第２図は、従来の半導
体ＭＯＳトランジスタの製造工程の説明図である。 ！・・・・・・シリコン基板、２・・・・・・シリコン
酸化膜、３・・・・・・素子分離用酸化膜、 ３″ ・・スペーサ用酸化膜、 ４・・・・・・シリコン窒化膜、５・・・・・・フォト
レジスト、６・・・・酸化膜スペーサ、７ ポリノリ
コン膜、８・・・・・・ゲート絶線酸化膜、９・・・・
・・層間絶縁膜、Ｉｎ １１ ・・・・ソース・ド
レイン１２・・・・・・メタル配線層、！３・・・ゲー
ト電極。 第 １ 図 １゜ １ ３ １゜ １ 第 図
Claims (1)
- １、シリコン基板上に所定パターンのシリコン窒化膜を
マスクとしてＬＯＣＯＳ法によって酸化膜を形成し、上
記シリコン窒化膜を再びマスクとして上記ＬＯＣＯＳ法
による酸化膜をエッチングすることによって両側にＬＯ
ＣＯＳ法による酸化膜の残存部を有する溝を形成し、こ
の溝の底部にゲート絶縁膜を形成した後にこの溝内に導
電性材料を埋込むことによって両側に酸化膜スペーサを
有するゲート電極層を形成することを特徴とする半導体
ＭＯＳトランジスタの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005857A JP2564670B2 (ja) | 1990-01-12 | 1990-01-12 | 半導体ｍｏｓトランジスタの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005857A JP2564670B2 (ja) | 1990-01-12 | 1990-01-12 | 半導体ｍｏｓトランジスタの形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03211772A true JPH03211772A (ja) | 1991-09-17 |
| JP2564670B2 JP2564670B2 (ja) | 1996-12-18 |
Family
ID=11622648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005857A Expired - Fee Related JP2564670B2 (ja) | 1990-01-12 | 1990-01-12 | 半導体ｍｏｓトランジスタの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2564670B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015149355A (ja) * | 2014-02-05 | 2015-08-20 | 旭化成エレクトロニクス株式会社 | 半導体素子及びその製造方法 |
-
1990
- 1990-01-12 JP JP2005857A patent/JP2564670B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015149355A (ja) * | 2014-02-05 | 2015-08-20 | 旭化成エレクトロニクス株式会社 | 半導体素子及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2564670B2 (ja) | 1996-12-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |