JPH03212956A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03212956A JPH03212956A JP870290A JP870290A JPH03212956A JP H03212956 A JPH03212956 A JP H03212956A JP 870290 A JP870290 A JP 870290A JP 870290 A JP870290 A JP 870290A JP H03212956 A JPH03212956 A JP H03212956A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の電極接続部の高密度化を実現す
る製造方法に関する。
る製造方法に関する。
従来の技術
従来の製造方法を、第２図（ａ）〜（ｄ）の工程順断面
図により説明する。
図により説明する。
まず、第２図（ａ）のように、被接続物として例えばシ
リコン基板２１を用い、予め主面上に形成された第１マ
スク合せパタン２２を基準にして、シリコン酸化膜等か
ら成る第１絶縁膜２３上に、フォトレジスト等から成る
第１接続孔形成用マスクバタン２４を位置合せ、第１絶
縁膜２３を選択的にエツチングし、第１接続孔２２を形
成した。
リコン基板２１を用い、予め主面上に形成された第１マ
スク合せパタン２２を基準にして、シリコン酸化膜等か
ら成る第１絶縁膜２３上に、フォトレジスト等から成る
第１接続孔形成用マスクバタン２４を位置合せ、第１絶
縁膜２３を選択的にエツチングし、第１接続孔２２を形
成した。
次に、第２図（ｂ）のように、前記第１接続孔形成用マ
スクバタン２４を選択的に除去し、第１電極２６として
例えばＮ型不純物を含有した多結晶シリコンを形成し、
前記第１マスク合せパタン２２を基準にフォトレジスト
等から成る第１電極形成用マスクパタン２７を位置合せ
、多結晶シリコンを選択的にエツチングした。ついで、
第２図（Ｃ）のように、前記第１電極形成用マスクバタ
ン２７を選択的に除去し、シリコン酸化膜等により第２
絶縁膜２８を形成し、前記第１マスク合せバタン２２を
基準に、フォトレジスト等から成る第２接続孔形成用マ
スクパタン２９を位置合せし、第２絶縁膜２８を選択的
にエツチングし、第２接続孔３０を形成した。最後に、
第２図（ｄ）のように、前記第２接続孔形成用マスクパ
タン２９を選択的に除去し、アルミニウム等による第２
電極３１を接続した。
スクバタン２４を選択的に除去し、第１電極２６として
例えばＮ型不純物を含有した多結晶シリコンを形成し、
前記第１マスク合せパタン２２を基準にフォトレジスト
等から成る第１電極形成用マスクパタン２７を位置合せ
、多結晶シリコンを選択的にエツチングした。ついで、
第２図（Ｃ）のように、前記第１電極形成用マスクバタ
ン２７を選択的に除去し、シリコン酸化膜等により第２
絶縁膜２８を形成し、前記第１マスク合せバタン２２を
基準に、フォトレジスト等から成る第２接続孔形成用マ
スクパタン２９を位置合せし、第２絶縁膜２８を選択的
にエツチングし、第２接続孔３０を形成した。最後に、
第２図（ｄ）のように、前記第２接続孔形成用マスクパ
タン２９を選択的に除去し、アルミニウム等による第２
電極３１を接続した。
上述のような従来の製造方法で、第１接続孔形成用２４
．第１電極形成用２７．第２接続孔形成用２９の各マス
クパタンは、第１マスク合せパタン２２とを一致させる
ように行なう。しかし、実際上はある程度の合せずれを
見込まなければならず、ここでは最大Ｘのずれを許容す
るとする。
．第１電極形成用２７．第２接続孔形成用２９の各マス
クパタンは、第１マスク合せパタン２２とを一致させる
ように行なう。しかし、実際上はある程度の合せずれを
見込まなければならず、ここでは最大Ｘのずれを許容す
るとする。
従って、第２図（ａ）〜（ｄ）の製造方法によると、第
３図に示す第１接続孔２５−第２接続孔３０のマスク合
せ余裕δは、例えば第１接続孔２５が＋Ｘμｍ、第２接
続孔３０が−Ｘμｍのずれを生じたとすると、２ｘμｍ
程度必要となる。
３図に示す第１接続孔２５−第２接続孔３０のマスク合
せ余裕δは、例えば第１接続孔２５が＋Ｘμｍ、第２接
続孔３０が−Ｘμｍのずれを生じたとすると、２ｘμｍ
程度必要となる。
発明が解決しようとする課題
しかしながら、前記半導体装置の製造方法では許容する
最大のマスク合せずれをＸμｍとした場合、第３図に示
す第２接続孔のマスク合せ余裕４１を２ｘμｍ程度必要
であるため、電極接続部の高密度化の妨げとなるという
課題があった。
最大のマスク合せずれをＸμｍとした場合、第３図に示
す第２接続孔のマスク合せ余裕４１を２ｘμｍ程度必要
であるため、電極接続部の高密度化の妨げとなるという
課題があった。
本発明は前記の課題を解決するもので、電極接続部の高
密度化を実現することのできる半導体装置の製造方法を
提供することを目的とする。
密度化を実現することのできる半導体装置の製造方法を
提供することを目的とする。
課題を解決するための手段
この目的を達成するために、本発明の半導体装置の製造
方法は、第１接続孔形成と同時に第２マスク合せバタン
を形成する工程と、第２接続孔形成用マスクパタンを前
記第２マスク合せパタンを基準にマスク合せを行なう工
程とを備えている。
方法は、第１接続孔形成と同時に第２マスク合せバタン
を形成する工程と、第２接続孔形成用マスクパタンを前
記第２マスク合せパタンを基準にマスク合せを行なう工
程とを備えている。
作用
この構成によって第１接続孔に対する第２接続孔のマス
ク合せ精度が向上するため、第２接続孔のマスク合せ余
裕を少なくでき、電極接続部の高密度化を実現すること
ができる。
ク合せ精度が向上するため、第２接続孔のマスク合せ余
裕を少なくでき、電極接続部の高密度化を実現すること
ができる。
実施例
以下、本発明の一実施例について、第１図（ａ）〜（ｇ
）に示す工程順断面図を参照しながら説明する。
）に示す工程順断面図を参照しながら説明する。
まず、第１図（ａ）のように、被接続物として、例えば
シリコン基板１を用い、この主面上に、予め、第１マス
ク合せパタン２を形成する。次に。
シリコン基板１を用い、この主面上に、予め、第１マス
ク合せパタン２を形成する。次に。
第１図（ｂ）のように、前記シリコン基板１上に第１絶
縁膜３として、例えばＣＶＤ法によりシリコン酸化膜を
２００ｎｍ形成し、フォトレジスト等から成る第１接続
孔形成用マスクパタン４を、前記第１マスク合せバタン
２を基準に位置合せして形成した。この時、前記第１接
続孔形成用マスクパタン４は、第２マスク合せパタン形
成用マスクバタン４ａを内蔵しており、同時に形成され
る。ついで、第１図（Ｃ）のように、前記マスクバタン
４及び４ａにより第１絶縁膜３を選択的に、例えば、ド
ライエツチングし、第２マスク合せバタン５及び第１接
続孔７を形成、マスクパタン４及び４ａを選択的に除去
し、第１電極７として例えばリンをＩ Ｘ １０”ｃｗ
＋−３程度含有した多結晶シリコンを減圧ＣＶＤ法によ
り形成した。つぎに、第１図（ｄ）のように、フォトエ
ツチング技術等により多結晶シリコンを選択的にエツチ
ングして、第１電極７を形成し、第２絶縁膜８として、
例えば、シリコン酸化膜を５００ｎｍ形成した。続いて
、第１図（ｅ）のように、前記第２マスク合せパタン５
を基準に位置合せして、第２接続孔形成用マスクパタン
９をフォトレジスト等により形成した。さらに、第１図
（ｆ）のように、前記マスクパタン９により第２絶縁膜
８をドライエツチング等により選択的にエツチング、マ
スクパタン９を選択的に除去し、第２接続孔１０を形成
した。そして、最後に、第１図（ｇ）のように、アルミ
ニウム等による第２電極１１を接続した。
縁膜３として、例えばＣＶＤ法によりシリコン酸化膜を
２００ｎｍ形成し、フォトレジスト等から成る第１接続
孔形成用マスクパタン４を、前記第１マスク合せバタン
２を基準に位置合せして形成した。この時、前記第１接
続孔形成用マスクパタン４は、第２マスク合せパタン形
成用マスクバタン４ａを内蔵しており、同時に形成され
る。ついで、第１図（Ｃ）のように、前記マスクバタン
４及び４ａにより第１絶縁膜３を選択的に、例えば、ド
ライエツチングし、第２マスク合せバタン５及び第１接
続孔７を形成、マスクパタン４及び４ａを選択的に除去
し、第１電極７として例えばリンをＩ Ｘ １０”ｃｗ
＋−３程度含有した多結晶シリコンを減圧ＣＶＤ法によ
り形成した。つぎに、第１図（ｄ）のように、フォトエ
ツチング技術等により多結晶シリコンを選択的にエツチ
ングして、第１電極７を形成し、第２絶縁膜８として、
例えば、シリコン酸化膜を５００ｎｍ形成した。続いて
、第１図（ｅ）のように、前記第２マスク合せパタン５
を基準に位置合せして、第２接続孔形成用マスクパタン
９をフォトレジスト等により形成した。さらに、第１図
（ｆ）のように、前記マスクパタン９により第２絶縁膜
８をドライエツチング等により選択的にエツチング、マ
スクパタン９を選択的に除去し、第２接続孔１０を形成
した。そして、最後に、第１図（ｇ）のように、アルミ
ニウム等による第２電極１１を接続した。
以上のように本実施例によれば、第１接続孔６の形成時
に、同時に第２マスク合せパタン５を形成し、第２接続
孔形成用マスクパタン９を、第２マスク合せバタン５を
基準に位置合せすることにより、第１接続孔６に対する
第２接続孔１０のマスク合せ精度が向上する。例えば、
第３図に示す第１接続孔２５−第２接続孔３０のマスク
合せ余裕δは、許容する最大のマスク合せずれをＸとし
、例えば第１接続孔２５に対し第２接続孔３０が＋Ｘμ
ｍ又は、−Ｘμｍのずれを生じたとしても、Ｘμｍ程度
で良い。
に、同時に第２マスク合せパタン５を形成し、第２接続
孔形成用マスクパタン９を、第２マスク合せバタン５を
基準に位置合せすることにより、第１接続孔６に対する
第２接続孔１０のマスク合せ精度が向上する。例えば、
第３図に示す第１接続孔２５−第２接続孔３０のマスク
合せ余裕δは、許容する最大のマスク合せずれをＸとし
、例えば第１接続孔２５に対し第２接続孔３０が＋Ｘμ
ｍ又は、−Ｘμｍのずれを生じたとしても、Ｘμｍ程度
で良い。
発明の効果
本発明によれば、第１接続孔形成用マスクに第２マスク
合せバタンを内蔵して、同時形成し、第２接続孔形成用
マスクを、前記第２マスク合せバタンを基準にマスク合
せすることにより、第１接続孔−第２接続孔のマスク余
裕を少なくでき、電極接続部の高密度化を実現できる。
合せバタンを内蔵して、同時形成し、第２接続孔形成用
マスクを、前記第２マスク合せバタンを基準にマスク合
せすることにより、第１接続孔−第２接続孔のマスク余
裕を少なくでき、電極接続部の高密度化を実現できる。
第１図は本発明の一実施例の半導体装置の製造方法を示
す工程順断面図、第２図は従来例の製造工程順断面図、
第３図はマスク合せ余裕を説明するための半導体装置の
断面図である。 １・・・・・・シリコン基板、２・・・・・・第１マス
ク合せバタン、３・・・・・・第１絶縁膜、４・・・・
・・第１接続孔形成用マスクバタン、４ａ・・・・・・
第２マスク合せバタン形成用マスクバタン、５・・・・
・・第２マスク合せバタン、６・・・・・・第１接続孔
、７・・・・・・第１電極、９・・・・・・第２接続孔
形成用マスク°パタン、８・・・・・・第２絶縁膜、１
０・・・・・・第２接続孔、１１・・・・・・第２電極
。
す工程順断面図、第２図は従来例の製造工程順断面図、
第３図はマスク合せ余裕を説明するための半導体装置の
断面図である。 １・・・・・・シリコン基板、２・・・・・・第１マス
ク合せバタン、３・・・・・・第１絶縁膜、４・・・・
・・第１接続孔形成用マスクバタン、４ａ・・・・・・
第２マスク合せバタン形成用マスクバタン、５・・・・
・・第２マスク合せバタン、６・・・・・・第１接続孔
、７・・・・・・第１電極、９・・・・・・第２接続孔
形成用マスク°パタン、８・・・・・・第２絶縁膜、１
０・・・・・・第２接続孔、１１・・・・・・第２電極
。
Claims (1)
- 予め形成された第１マスク合せパタンを有する半導体基
板または同基板上の被接続物上に第１絶縁膜を形成し、
第２マスク合せパタンを内蔵する第１の接続孔形成用マ
スクパタンを、前記第１マスク合せパタンを基準にして
位置合せを行い、前記第１絶縁膜を選択的にエッチング
して第１接続孔を形成する工程、前記第１接続孔を被う
第１電極を形成する工程、第２絶縁膜を形成する工程、
前記第２マスク合せパタンを基準にして位置合せを行い
、前記第１接続孔上に第２の接続孔形成用マスクパタン
を形成し、前記第２絶縁膜を選択的にエッチングして第
２接続孔を形成する工程、前記第２接続孔を被う第２電
極を形成する工程とを含むことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP870290A JPH03212956A (ja) | 1990-01-18 | 1990-01-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP870290A JPH03212956A (ja) | 1990-01-18 | 1990-01-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03212956A true JPH03212956A (ja) | 1991-09-18 |
Family
ID=11700268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP870290A Pending JPH03212956A (ja) | 1990-01-18 | 1990-01-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03212956A (ja) |
-
1990
- 1990-01-18 JP JP870290A patent/JPH03212956A/ja active Pending
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