JPH03212957A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03212957A JPH03212957A JP870390A JP870390A JPH03212957A JP H03212957 A JPH03212957 A JP H03212957A JP 870390 A JP870390 A JP 870390A JP 870390 A JP870390 A JP 870390A JP H03212957 A JPH03212957 A JP H03212957A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の電極接続部の高密度化を実現す
る製造方法に関する。
る製造方法に関する。
従来の技術
従来の製造方法を、第２図（ａ）〜（ｄ）の工程順断面
図により説明する。
図により説明する。
まず、第２図（ａ）のように、被接続物として、例えば
、シリコン基板２１を用い、予め主面上に形成された第
１マスク合せパタン２２を基準にして、シリコン酸化膜
等から成る第１絶縁膜２３上に、フォトレジスト等から
成る第１接続孔形成用マスクバタン２４を位置合せし、
第１絶縁膜２３を選択的にエツチングし、第１接続孔２
２を形成した。次に、第２図（ｂ）のように、前記第１
接続孔形成用マスクパタン２４を選択的に除去し、この
上に、第１電極２６として例えばＮ型不純物を含有した
多結晶シリコンを形成し、前記第１マスク合せパタン２
２を基準にフォトレジスト等から成る第１電極形成用マ
スクパタン２７を位置合せ、多結晶シリコンを選択的に
エツチングした。ついで、第２図（Ｃ）のように、前記
第１電極形成用マスクパタン２７を選択的に除去し、シ
リコン酸化膜等により第２絶縁膜２８を形成し、前記第
１マスク合せパタン２２を基準に、フォトレジスト等か
ら成る第２接続孔形成用マスクパタン２９を位置合せし
、第２絶縁膜２８を選択的にエツチングし、第２接続孔
３０を形成した。最後に、第２図（ｄ）のように、前記
第２接続孔形成用マスクパタン２９を選択的に除去し、
アルミニウム等による第２電極３１を接続した。
、シリコン基板２１を用い、予め主面上に形成された第
１マスク合せパタン２２を基準にして、シリコン酸化膜
等から成る第１絶縁膜２３上に、フォトレジスト等から
成る第１接続孔形成用マスクバタン２４を位置合せし、
第１絶縁膜２３を選択的にエツチングし、第１接続孔２
２を形成した。次に、第２図（ｂ）のように、前記第１
接続孔形成用マスクパタン２４を選択的に除去し、この
上に、第１電極２６として例えばＮ型不純物を含有した
多結晶シリコンを形成し、前記第１マスク合せパタン２
２を基準にフォトレジスト等から成る第１電極形成用マ
スクパタン２７を位置合せ、多結晶シリコンを選択的に
エツチングした。ついで、第２図（Ｃ）のように、前記
第１電極形成用マスクパタン２７を選択的に除去し、シ
リコン酸化膜等により第２絶縁膜２８を形成し、前記第
１マスク合せパタン２２を基準に、フォトレジスト等か
ら成る第２接続孔形成用マスクパタン２９を位置合せし
、第２絶縁膜２８を選択的にエツチングし、第２接続孔
３０を形成した。最後に、第２図（ｄ）のように、前記
第２接続孔形成用マスクパタン２９を選択的に除去し、
アルミニウム等による第２電極３１を接続した。
上述のような従来の製造方法で、第１接続孔形成用２４
．第１電極形成用２７．第２接続孔形成用２９の各マス
クパタンは、第１マスク合せパタン２２とを一致させる
ように行なう。しかし実際上はある程度の合せずれを見
込まなければならず、ここでは最大χのずれを許容する
とする。
．第１電極形成用２７．第２接続孔形成用２９の各マス
クパタンは、第１マスク合せパタン２２とを一致させる
ように行なう。しかし実際上はある程度の合せずれを見
込まなければならず、ここでは最大χのずれを許容する
とする。
従って、第２図（ａ）〜（ｄ）で示したような従来の製
造方法によると、第３図に示す第１電極２６−第２接続
孔３０のマスク合せ余裕δは、例えば第１電極２６が＋
χμｍ、第２接続孔３０が一χμｍのずれを生じたとす
ると、最大２χμｍ程度必要となる。
造方法によると、第３図に示す第１電極２６−第２接続
孔３０のマスク合せ余裕δは、例えば第１電極２６が＋
χμｍ、第２接続孔３０が一χμｍのずれを生じたとす
ると、最大２χμｍ程度必要となる。
発明が解決しようとする課題
しかしながら、前記半導体装置の製造方法では許容する
一度のマスク合せずれをχμｍとした場合、第３図に示
す第１電極２６のマスク合せ余裕δを２χμｍ程度に見
込むことが必要であるため、電極接続部の高密度化の妨
げとなるという課題があった。
一度のマスク合せずれをχμｍとした場合、第３図に示
す第１電極２６のマスク合せ余裕δを２χμｍ程度に見
込むことが必要であるため、電極接続部の高密度化の妨
げとなるという課題があった。
本発明は前記の課題を解決するもので、電極接続部の高
密度化を実現することのできる半導体装置の製造方法を
提供することを目的とする。
密度化を実現することのできる半導体装置の製造方法を
提供することを目的とする。
課題を解決するための手段
この目的を達成するために、本発明の半導体装置の製造
方法は、第１電極形成と同時に第２マスク合せパタンを
形成する工程と、第２接続孔形成用マスクパタンを前記
第２マスクパタンを基準にマスク合せを行なう工程とを
備えている。
方法は、第１電極形成と同時に第２マスク合せパタンを
形成する工程と、第２接続孔形成用マスクパタンを前記
第２マスクパタンを基準にマスク合せを行なう工程とを
備えている。
作用
この構成によって第１電極に対する第２接続孔マスク合
せ精度が向上するため、第１電極のマスク合せ余裕を少
なくでき、電極接続部の高密度化を実現することができ
る。
せ精度が向上するため、第１電極のマスク合せ余裕を少
なくでき、電極接続部の高密度化を実現することができ
る。
実施例
以下、本発明の一実施例について、第１図（ａ）〜（ｇ
）に示す工程順断面図を参照しながら説明する。
）に示す工程順断面図を参照しながら説明する。
まず、第１図（ａ）のように、被接続物として、例えば
、シリコン基板１を用い、この主面上に、予め、第１マ
スク合せパタン２が形成する。次に、第１図（ｂ）のよ
うに、前記シリコン基板１上に第１絶縁膜３として、例
えば、ＣＶＤ法によりシリコン酸化膜を２００ｎｍ形成
し、フォトエツチングにより第１接続孔４を形成した。
、シリコン基板１を用い、この主面上に、予め、第１マ
スク合せパタン２が形成する。次に、第１図（ｂ）のよ
うに、前記シリコン基板１上に第１絶縁膜３として、例
えば、ＣＶＤ法によりシリコン酸化膜を２００ｎｍ形成
し、フォトエツチングにより第１接続孔４を形成した。
ついで、第１図（Ｃ）のように、第１電極５として、例
えば、リンをＩ Ｘ １０”ａｍ ’程度含有した多結
晶シリコンを２０ｎｍの厚さに、減圧ＣＶＤ法により形
成した。つぎに、第１図（ｄ）のように、フォトレジス
ト等から成る第１電極形成用マスクパタン６を前記第１
マスク合せパタン２を基準に位置合せして形成した。こ
の時、前記第１電極形成用マスクパタン６は、第２マス
ク合せパタン形成用マスクパタン６ａを内蔵しており、
同時に形成される。つづいて、第１図（ｅ）のように、
前記マスクパタン６および６ａにより前記多結晶シリコ
ンを選択的に、例えば、ドライエツチングし、第１電極
５および第２マスク合せパタン７を形成し、マスクパタ
ン６および６ａを選択的に除去し、第２絶縁膜８として
、例えばシリコン酸化膜を５００ｒｖ形成した。さらに
、第１図（ｆ）のように、前記第２マスク合せパタン７
を基準に位置合せをして第２接続孔形成用マスクパタン
９をフォトレジスト等により形成した。そして、最後に
第１図（ｇ）のように、前記マスクパタン９により第２
絶縁膜８を選択的にエツチングし、マスクパタン９を選
択的に除去し、第２接続孔１０を形成して、アルミニウ
ム等による第２電極１１を接続した。
えば、リンをＩ Ｘ １０”ａｍ ’程度含有した多結
晶シリコンを２０ｎｍの厚さに、減圧ＣＶＤ法により形
成した。つぎに、第１図（ｄ）のように、フォトレジス
ト等から成る第１電極形成用マスクパタン６を前記第１
マスク合せパタン２を基準に位置合せして形成した。こ
の時、前記第１電極形成用マスクパタン６は、第２マス
ク合せパタン形成用マスクパタン６ａを内蔵しており、
同時に形成される。つづいて、第１図（ｅ）のように、
前記マスクパタン６および６ａにより前記多結晶シリコ
ンを選択的に、例えば、ドライエツチングし、第１電極
５および第２マスク合せパタン７を形成し、マスクパタ
ン６および６ａを選択的に除去し、第２絶縁膜８として
、例えばシリコン酸化膜を５００ｒｖ形成した。さらに
、第１図（ｆ）のように、前記第２マスク合せパタン７
を基準に位置合せをして第２接続孔形成用マスクパタン
９をフォトレジスト等により形成した。そして、最後に
第１図（ｇ）のように、前記マスクパタン９により第２
絶縁膜８を選択的にエツチングし、マスクパタン９を選
択的に除去し、第２接続孔１０を形成して、アルミニウ
ム等による第２電極１１を接続した。
以上のように本実施例によれば、第１電極５の形成時に
、同時に第２マスク合せパタン７を形成し、第２接続孔
形成用マスクバタン９を第２マスク合せパタン７を基準
に位置合せすることによリ、第１電極５に対する第２接
続孔１０のマスク合せ精度が向上する。例えば、第３図
に示す第１電極２６−第２接続孔３０のマスク合せ余裕
δは、−度に許容するマスク合せずれをχ、例えば第１
電極２６に対し第２接続孔３０が＋７μｍ又は、−χμ
ｍのずれを生じたとしても、最大χμｍ程度で良い。
、同時に第２マスク合せパタン７を形成し、第２接続孔
形成用マスクバタン９を第２マスク合せパタン７を基準
に位置合せすることによリ、第１電極５に対する第２接
続孔１０のマスク合せ精度が向上する。例えば、第３図
に示す第１電極２６−第２接続孔３０のマスク合せ余裕
δは、−度に許容するマスク合せずれをχ、例えば第１
電極２６に対し第２接続孔３０が＋７μｍ又は、−χμ
ｍのずれを生じたとしても、最大χμｍ程度で良い。
発明の効果
本発明によれば、第１電極形成用マスクに第２マスク合
せパタンを内蔵して、同時形成し、第２接続孔形成用マ
スクを、前記第２マスク合せパタンを基準にマスク合せ
することにより、第１電極第２接続孔のマスク余裕を少
な（でき、電極接続部の高密度化を実現できるものであ
る。
せパタンを内蔵して、同時形成し、第２接続孔形成用マ
スクを、前記第２マスク合せパタンを基準にマスク合せ
することにより、第１電極第２接続孔のマスク余裕を少
な（でき、電極接続部の高密度化を実現できるものであ
る。
第１図は本発明の一実施例の半導体装置の製造方法を示
す工程順断面図、第２図は従来例の製造工程順断面図、
第３図はマスク合せ余裕を説明するための半導体装置の
断面図である。 １・・・・・・シリコン基板、２・・・・・・第１マス
ク合せパタン、３・・・・・・第１絶縁膜、４・・曲・
第１接続孔、５・・・・・・第１電極、６・・・・・・
第１電極形成用マスクバタン、６ａ・・・・・・第２マ
スク合せパタン形成用マスクバタン、７・・・・・・第
２マスク合せパタン、８・・・・・・第２絶縁膜、９・
・・・・・第２接続孔形成用マスクバタン、１０・・・
・・・第２接続孔、１１・・・・・・第２電極。
す工程順断面図、第２図は従来例の製造工程順断面図、
第３図はマスク合せ余裕を説明するための半導体装置の
断面図である。 １・・・・・・シリコン基板、２・・・・・・第１マス
ク合せパタン、３・・・・・・第１絶縁膜、４・・曲・
第１接続孔、５・・・・・・第１電極、６・・・・・・
第１電極形成用マスクバタン、６ａ・・・・・・第２マ
スク合せパタン形成用マスクバタン、７・・・・・・第
２マスク合せパタン、８・・・・・・第２絶縁膜、９・
・・・・・第２接続孔形成用マスクバタン、１０・・・
・・・第２接続孔、１１・・・・・・第２電極。
Claims (1)
- 予め形成された第１マスク合せパタンを有する半導体基
板、または同基板上の被接続物上に第１絶縁膜を形成し
、前記第１絶縁膜に第１接続孔を形成する工程、前記基
板または同基板上の被接続物上に導電性膜を形成し、第
２マスク合せパタンを内蔵する第１の電極形成用マスク
パタンを、前記第１マスク合せパタンを基準にして位置
合せを行い、前記導電性膜を選択的にエッチングして第
１電極を形成する工程、第２絶縁膜を形成する工程、前
記第２マスク合せパタンを基準にして位置合せを行い、
前記第２絶縁膜を選択的にエッチングして前記第１電極
上に第２接続孔を形成する工程、前記第２接続孔を被う
第２電極を形成する工程とを含むことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP870390A JPH03212957A (ja) | 1990-01-18 | 1990-01-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP870390A JPH03212957A (ja) | 1990-01-18 | 1990-01-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03212957A true JPH03212957A (ja) | 1991-09-18 |
Family
ID=11700299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP870390A Pending JPH03212957A (ja) | 1990-01-18 | 1990-01-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03212957A (ja) |
-
1990
- 1990-01-18 JP JP870390A patent/JPH03212957A/ja active Pending
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