JPH04170653A - キャッシュメモリシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はキャッシュメモリシステムに関する。

〔従来の技術〕

従来、この種のキャッシュメモリシステムは、タグ部に
与えるアドレスと、プロセッサが出力するアドレスとの
関係が固定となっていた。

〔発明が解決しようとする課題〕

上述した従来のキャッシュメモリシステムは、タグ部に
与えるアドレスと、プロセッサが出力するアドレスとの
関係が、固定となっているので、このキャッシュメモリ
システムで動作させるプログラムのアドレスの関係によ
っては、タグ部に与えるアドレスが重複するケースが増
え、タグ部の不一致が発生する確立が高くなり、アクセ
ス速度の速いキャッシュメモリを有効に利用出来ない欠
点がある。

〔課題を解決するための手段〕

本発明のキャッシュメモリシステムは、タグ部に対して
与えるアドレスと、プロセッサが出力するアドレスとの
対応する関係を変更する変換回路を含んで構成される。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。

プロセッサ１がメモリをリードするためには、制御信号
６とアドレス８を出力する。プロセッサから出力された
アドレス８は制御信号６と共にメモリ部６へ入力され、
タグ部１３へは、アドレス８をデータ部つとアドレス部
１０に分割して入力される。

タグ部１３では、メモリセル４内のアドレス部１で示さ
れた情報により導びかれな情報とデータ部９の情報とを
比較部１４で比較し、比較結果１１をメモリ部３へ渡し
て制御を譲る。

この比較結果１１が一致しているなら、メモリ部３はキ
ャッシュメモリのデータをプロセッサへ渡し、もし不一
致なら、メモリ部３はメインメモリのデータをプロセッ
サ１へ渡し、同時にそのデータをキャッシュメモリへも
登録し、タグ制御部５は制御信号１２によってメモリセ
ル４を更新する。

この流れの中のプロセッサ１から出力されたアドレス８
とタグ部１３に入力されるアドレス部１０との対応する
関係を変更可能な変換回路２が存在する。

ここで、プロセッサ１から出力されたアドレス８のバス
幅か、８ビツトの場合を想定して具体例を説明する。

第１図に示す変換回Ｎ２の対応が、第２図に示す状態な
とすると、第４図に示すプロセッサのアドレスの場合、
タグのアドレスは、ＡからＥのサイクル全て同一となっ
てしまい第１図に示すメモリセル４の内容は、タグ制御
部５からの制御信号１２で更新されてしまう。つまり、
第４図のＡとＥは、同じプロセッサからのアドレスなの
に第１図に示す比較部１４よりの比較結果１１は、不一
致状態となる。

ところが、第１図に示す変換回路２の対応を、第３図に
示す状態に変更すると、第５図に示す通り第４図と同じ
プロセッサのアドレスでも、タグのアドレスは各々異り
、第１図に示すタグ制御部５からの制御信号１２で、メ
モリセル４は更新されるが、メモリセル４のアドレスが
異るため、第５図のＪサイクルにおいて第１図に示す比
較部１４よりの比較結果１１は、一致状態となる。

〔発明の効果〕

以上説明したように本発明は、タグ部に対して与えるア
ドレスと、プロセッサが出力するアドレスとの対応する
関係を変更することにより、タグ部で不一致が頻繁に発
生する様なアドレスを有する、プログラムを動作させて
も、動作状態に応じた最適の環境を横築し、アクセス速
度の速いキャッシュメモリを有効に利用できる効果があ
る。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図および
第３図はタグ部に対して与えるアドレスとプロセッサが
出力するアドレスとの対応する関係を表した図、第４図
および第５図はプロセッサが出力するアドレスとタグ部
のアドレスとの関係を具体的データを盛り込んで表した
図である。 １・・・プロセッサ、２・・・変換回路、３・・・メモ
リ部、４・・・メモリセル、５・・・タグ制御部、６・
・・制御信号、７・・・データ、８・・・プロセッサが
出力するアドレス、９・・・タグ部へ出力するデータ部
、１０・・・タグ部へ出力するアドレス部、１１・・・
タグ部の一致情報、１２・・・タグ制御部が出力する制
御信号、１３・・・タグ部、１４・・・比較部。

Claims (1)

【特許請求の範囲】
1. タグ部に対して与えるアドレスとプロセッサが出力する
   アドレスとの対応する関係を変更する変換回路を具備す
   ることを特徴とするキャッシュメモリシステム。