JPH03214739A - 絶縁ゲート型ｆｅｔおよびその製造方法 - Google Patents
絶縁ゲート型ｆｅｔおよびその製造方法Info
- Publication number
- JPH03214739A JPH03214739A JP2009712A JP971290A JPH03214739A JP H03214739 A JPH03214739 A JP H03214739A JP 2009712 A JP2009712 A JP 2009712A JP 971290 A JP971290 A JP 971290A JP H03214739 A JPH03214739 A JP H03214739A
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- JP
- Japan
- Prior art keywords
- gate
- insulating film
- film
- insulated gate
- gate electrode
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
- H10D30/0225—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate using an initial gate mask complementary to the prospective gate location, e.g. using dummy source and drain electrodes
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁ゲート型ＦＥＴとその製造方法に関するも
のである。
のである。
従来技術による絶縁ゲート型ＦＥＴの製造方法について
、第３図（ａ）〜（ｄ）を参照して説明する。
、第３図（ａ）〜（ｄ）を参照して説明する。
はじめに第３図（ａ）に示すように、Ｐ型シリコン基板
１の表面にゲート酸化膜５を形成し、ポリシリコンまた
はタングステンなどからなるゲート電極材７を堆積した
のちフォトレジスト８を形成する。
１の表面にゲート酸化膜５を形成し、ポリシリコンまた
はタングステンなどからなるゲート電極材７を堆積した
のちフォトレジスト８を形成する。
つぎに第３図（ｂ）に示すように、ＲＩＥ法によりフォ
トレジスト８をマスクとしてゲー１・電極材７をエッチ
ングｌ，て、ゲート電極７を形成してＯ２プラズマエッ
チングによりフォトレジスト８を除去する。
トレジスト８をマスクとしてゲー１・電極材７をエッチ
ングｌ，て、ゲート電極７を形成してＯ２プラズマエッ
チングによりフォトレジスト８を除去する。
つぎにゲート電極７をマスクとして、燐イオン（３１Ｐ
” ）を加速エネルギー１ ５０ｋｅＶ、注入量（ドー
ス）Ｉ Ｘ １ ０”ｃｍ−２注入して層抵抗１５００
Ω／口、接合深さ０．３μｍのソース１０とドレイン１
１とを形成する。
” ）を加速エネルギー１ ５０ｋｅＶ、注入量（ドー
ス）Ｉ Ｘ １ ０”ｃｍ−２注入して層抵抗１５００
Ω／口、接合深さ０．３μｍのソース１０とドレイン１
１とを形成する。
つぎに第３図（ｃ）に示すように、ＰＳＧ膜９を堆積し
て、ソースートレインコンタクトを開口する。
て、ソースートレインコンタクトを開口する。
最後に第３図（ｄ）に示すように、アルミニウムなどか
らなるソース電極１２とドレイン電極１３とを形成して
素子部が完成する。
らなるソース電極１２とドレイン電極１３とを形成して
素子部が完成する。
半導体集積回路の高速化、高集積化のため、ゲート長が
短縮されるに伴ないゲート抵抗が増大する傾向にある。
短縮されるに伴ないゲート抵抗が増大する傾向にある。
ゲート抵抗の増大を食い止めるため、ゲート電極を厚く
する必要があり、サブミクロンのゲート長においては、
実現不可能なほど大きなアスペクト比になってしまう。
する必要があり、サブミクロンのゲート長においては、
実現不可能なほど大きなアスペクト比になってしまう。
本発明の絶縁ゲート型ＦＥＴは、半導体基板表面に絶縁
膜からなる１対の側壁が形成され、上方に側壁の内法を
はみ出し、外法より短いゲー１・電極が形成されている
。
膜からなる１対の側壁が形成され、上方に側壁の内法を
はみ出し、外法より短いゲー１・電極が形成されている
。
本発明の絶縁ゲート型ＦＥＴの製造方法は、半導体基板
表面に第１の絶縁膜と犠牲膜とを順次堆積し、犠牲膜と
第１の絶縁膜とを選択エッチングして開口を設ける工程
と、全面に第２の絶縁膜を堆積しＲＩＥ法によりエッチ
ングしてゲート開口に側壁を形成してからゲート酸化膜
とゲー■・電極とを形成する工程と、犠牲膜を除去して
から、ゲ− １−電極と側壁とをマスクとしてイオン注
入法によりソースートレインコンタクトを開口し、ソー
スートレイン電極を形成するものである。
表面に第１の絶縁膜と犠牲膜とを順次堆積し、犠牲膜と
第１の絶縁膜とを選択エッチングして開口を設ける工程
と、全面に第２の絶縁膜を堆積しＲＩＥ法によりエッチ
ングしてゲート開口に側壁を形成してからゲート酸化膜
とゲー■・電極とを形成する工程と、犠牲膜を除去して
から、ゲ− １−電極と側壁とをマスクとしてイオン注
入法によりソースートレインコンタクトを開口し、ソー
スートレイン電極を形成するものである。
本発明の第１の実施例について、第１図（ａ）〜（ｄ）
を参照して説明する。
を参照して説明する。
はじめに第１図（ａ）に示すように、Ｐ型シリコン基板
１の表面に絶縁膜２と燐ドープボリシリコン膜などから
なる犠牲膜３とを順次堆積し、ＲＩＥ法により長さ０．
５μｍのゲート開口を形成してからＣＶＤ法により厚さ
０．２μｍの絶縁膜４を形成する。
１の表面に絶縁膜２と燐ドープボリシリコン膜などから
なる犠牲膜３とを順次堆積し、ＲＩＥ法により長さ０．
５μｍのゲート開口を形成してからＣＶＤ法により厚さ
０．２μｍの絶縁膜４を形成する。
つぎに第１図（ｂ）に示すように、ＲＩＥ法により絶縁
膜４をエッチングし、犠牲膜３の側壁に絶縁膜４を残し
、長さ０．３μｍのゲートを開口する。
膜４をエッチングし、犠牲膜３の側壁に絶縁膜４を残し
、長さ０．３μｍのゲートを開口する。
つぎに熱酸化法によりゲート酸化膜５を形成する。この
とき犠牲膜３の表面にも薄い酸化膜６が形成される。
とき犠牲膜３の表面にも薄い酸化膜６が形成される。
つぎにスバッタ法によりタングステンによるゲート電極
材７を堆積してから側壁４の内法より長く、外法より短
いゲート電極パターンのフォトレジスト８を形成する。
材７を堆積してから側壁４の内法より長く、外法より短
いゲート電極パターンのフォトレジスト８を形成する。
つぎに第１図（ｃ）に示すように、ＲＩＥ法により塩素
系のガス（ＣＩ！２＋０２混合ガス）を用いてゲート電
極材７をエッチングして、ゲート電極７を形成してから
フォトレジスト８を除去す５ る。
系のガス（ＣＩ！２＋０２混合ガス）を用いてゲート電
極材７をエッチングして、ゲート電極７を形成してから
フォトレジスト８を除去す５ る。
つぎに薄い酸化膜６を除去してから、弗酸硝酸を用いた
ウェットエッチングまたは塩素系ガスを用いたＲＩＥに
より犠牲膜３を除去する。
ウェットエッチングまたは塩素系ガスを用いたＲＩＥに
より犠牲膜３を除去する。
つぎに第１図（ｄ）に示ずように、側壁を形成している
絶縁膜４およびゲート電極７をマスクとして燐イオン（
３１ｐ＋）を加速エネルギー１５０ｋｅＶ、注入量（ド
ース） Ｉ Ｘ １ ０”ｃｍ−２注入して、層抵抗１
５００Ω／口、接合深さ０．３μ■１のソース１０とド
レイン１１とを形成する。
絶縁膜４およびゲート電極７をマスクとして燐イオン（
３１ｐ＋）を加速エネルギー１５０ｋｅＶ、注入量（ド
ース） Ｉ Ｘ １ ０”ｃｍ−２注入して、層抵抗１
５００Ω／口、接合深さ０．３μ■１のソース１０とド
レイン１１とを形成する。
最後にＰＳＧ膜９を堆積し、ソースートレインコンタク
トを開口してアルミニウムなどからなるソース電極１２
およびトレイン電極１３を形成して素子部が完成する。
トを開口してアルミニウムなどからなるソース電極１２
およびトレイン電極１３を形成して素子部が完成する。
つぎに本発明の第２の実施例について第２図（ａ′）〜
（ｄ）を参照して説明する。
（ｄ）を参照して説明する。
今度はＬＤＤ楕造に適用したものである。
第２図（ａ）において、絶縁膜４としてたとえば燐を添
加したＰＳＧ膜を用いることにより、第２図（ｄ）にお
いて浅いＮ型領域１０ａ．ｌｌａ６ が形成される。
加したＰＳＧ膜を用いることにより、第２図（ｄ）にお
いて浅いＮ型領域１０ａ．ｌｌａ６ が形成される。
本発明においてゲー１・開口に絶縁膜からなる側壁が形
成されているため、側壁の内法に安定した微細なゲート
長が得られる。
成されているため、側壁の内法に安定した微細なゲート
長が得られる。
ゲー１・開口を０．５μｍとし、絶縁膜の厚さを０．２
μｍとすると、０．３μｍのゲート長が得られることに
なる。
μｍとすると、０．３μｍのゲート長が得られることに
なる。
さらにゲート電極が側壁を越えて、外法近くまで上方に
はみ出しているので、ゲート抵抗を低減することができ
る。
はみ出しているので、ゲート抵抗を低減することができ
る。
第１図（ａ）〜（ｄ）は本発明の第１の実施例を工程順
に示す断面図、第２図（ａ）〜（ｄ）は本発明の第２の
実施例を工程順に示す断面図、第３図（ａ）〜（ｄ）は
従来技術による絶縁ゲート型ＦＥＴを工程順に示す断面
図。 １・・・Ｐ型シリコン基板、２・・・絶縁膜、３・・・
犠牲膜、４・・・絶縁膜、５・・・ゲート酸化膜、６・
・・薄い酸化膜、７・・・ゲート電極、８・・・フォト
レジスト、９・・・ＰＳＧ膜、１０・・・ソース、１１
・・・ドレイン、１２・・・ソース電極、１３・・・ト
レイン電極、１４・・ゲート長。
に示す断面図、第２図（ａ）〜（ｄ）は本発明の第２の
実施例を工程順に示す断面図、第３図（ａ）〜（ｄ）は
従来技術による絶縁ゲート型ＦＥＴを工程順に示す断面
図。 １・・・Ｐ型シリコン基板、２・・・絶縁膜、３・・・
犠牲膜、４・・・絶縁膜、５・・・ゲート酸化膜、６・
・・薄い酸化膜、７・・・ゲート電極、８・・・フォト
レジスト、９・・・ＰＳＧ膜、１０・・・ソース、１１
・・・ドレイン、１２・・・ソース電極、１３・・・ト
レイン電極、１４・・ゲート長。
Claims (1)
- 【特許請求の範囲】 １、半導体基板表面上に絶縁膜からなる１対の側壁が形
成され、上方で前記側壁の内法をはみ出し、外法より短
いゲート電極が形成されていることを特徴とする絶縁ゲ
ート型ＦＥＴ。 ２、側壁直下の半導体基板表面に浅いＮ型領域が形成さ
れていることを特徴とする請求項１記載の絶縁ゲート型
ＦＥＴ。 ３、半導体基板表面に第１の絶縁膜と犠牲膜とを順次堆
積し、犠牲膜と第１の絶縁膜とを選択エッチングして開
口を設ける工程と、全面に第２の絶縁膜を堆積しＲＩＥ
法によりエッチングしてゲート開口に側壁を形成してか
らゲート酸化膜とゲート電極とを形成する工程と、前記
犠牲膜を除去してからゲート電極と側壁とをマスクとし
てイオン注入法によリソース−ドレインコンタクトを開
口し、ソース−ドレイン電極を形成することを特徴とす
る絶縁ゲート型ＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009712A JPH03214739A (ja) | 1990-01-19 | 1990-01-19 | 絶縁ゲート型ｆｅｔおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009712A JPH03214739A (ja) | 1990-01-19 | 1990-01-19 | 絶縁ゲート型ｆｅｔおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03214739A true JPH03214739A (ja) | 1991-09-19 |
Family
ID=11727868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009712A Pending JPH03214739A (ja) | 1990-01-19 | 1990-01-19 | 絶縁ゲート型ｆｅｔおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03214739A (ja) |
-
1990
- 1990-01-19 JP JP2009712A patent/JPH03214739A/ja active Pending
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