JPH03214764A - 半導体チップの製造方法 - Google Patents
半導体チップの製造方法Info
- Publication number
- JPH03214764A JPH03214764A JP2011142A JP1114290A JPH03214764A JP H03214764 A JPH03214764 A JP H03214764A JP 2011142 A JP2011142 A JP 2011142A JP 1114290 A JP1114290 A JP 1114290A JP H03214764 A JPH03214764 A JP H03214764A
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- JP
- Japan
- Prior art keywords
- chip
- functional blocks
- semiconductor chip
- memory
- adjacent
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、複数種類の機能ブロックからなる比較的サイ
ズの大きな半導体チップの歩留りを向上させる半導体チ
ップの製造方法に関する。
ズの大きな半導体チップの歩留りを向上させる半導体チ
ップの製造方法に関する。
〈従来の技術〉
以下、半導体チップの例としてマスクＲＯＭを挙げて説
明を行う。
明を行う。
製造工程中に所定の記憶情報が書き込まれるマスクＲＯ
Ｍのメモリアレイは、上位アドレスに属する上位メモリ
アレイと下位アドレスに属する下位メモリアレイとに大
別することができる。
Ｍのメモリアレイは、上位アドレスに属する上位メモリ
アレイと下位アドレスに属する下位メモリアレイとに大
別することができる。
そして、両メモリアレイとも良品であるもののみがマス
クＲＯＭとして製品化される。
クＲＯＭとして製品化される。
〈発明が解決しようとする課題〉
しかしながら、上述した従来のマスクＲＯＭには以下の
ような問題点がある。
ような問題点がある。
すなわち、マスクＲＯＭの面積の大部分は高密度のメモ
リアレイで占有されている。従って、マスクＲＯＭの不
良欠陥の大部分は、メモリアレイに生じる。すなわち、
上位又は下位の一方のメモリアレイに不良欠陥があれば
他方のメモリアレイが良品であっても、マスクＲＯＭと
しては不良品になるのである。
リアレイで占有されている。従って、マスクＲＯＭの不
良欠陥の大部分は、メモリアレイに生じる。すなわち、
上位又は下位の一方のメモリアレイに不良欠陥があれば
他方のメモリアレイが良品であっても、マスクＲＯＭと
しては不良品になるのである。
良品、不良品の組み合わせは、■両メモリアレイとも良
品、■上位メモリアレイのみが良品、■下位メモリアレ
イのみが良品、■両メモリアレイとも不良品の４つがあ
り、■の場合のみマスクＲＯＭを得ることができる。従
って、歩留りの向上には一定の限界があった。
品、■上位メモリアレイのみが良品、■下位メモリアレ
イのみが良品、■両メモリアレイとも不良品の４つがあ
り、■の場合のみマスクＲＯＭを得ることができる。従
って、歩留りの向上には一定の限界があった。
本発明は上記事情に鑑みて創案されたもので、複数の機
能ブロックから構成される半導体チップの歩留りの向上
に貢献する半導体チップの製造方法を提供することを目
的としている。
能ブロックから構成される半導体チップの歩留りの向上
に貢献する半導体チップの製造方法を提供することを目
的としている。
〈課題を解決するための手段〉
本発明に係る半導体チップの製造方法は、複数の機能ブ
ロックからなる半導体チップの製造方法であって、複数
の機能ブロックを同一ウェハに隣接して形成する工程と
、前記機能ブロックを良品と不良品とに選別する工程と
、良品かつ隣接する複数の機能ブロックを１つの半導体
チップとしてグイシングする工程とを有している。
ロックからなる半導体チップの製造方法であって、複数
の機能ブロックを同一ウェハに隣接して形成する工程と
、前記機能ブロックを良品と不良品とに選別する工程と
、良品かつ隣接する複数の機能ブロックを１つの半導体
チップとしてグイシングする工程とを有している。
〈作用〉
良品の機能ブロックのうち隣接する機能ブロック同士を
１糺七して、１つの半導体チップを形成する。
１糺七して、１つの半導体チップを形成する。
く実施例〉
以下、図面を参照して本発明に係る一実施例を説明する
。
。
第１回は本発明の一実施例を示す説明図、第２図は他の
実施例を示す説明図である。
実施例を示す説明図である。
本実施例に係る半導体チップの製造方法は、上位アドレ
スに属する上位メモリチップＡと、下位アドレスに属す
る下位メモリチップＢとの２つの機能ブロックから構成
されるマスクＲＯＭチンブ１００の製造方法である。
スに属する上位メモリチップＡと、下位アドレスに属す
る下位メモリチップＢとの２つの機能ブロックから構成
されるマスクＲＯＭチンブ１００の製造方法である。
この製造方法を順を追って説明する。
第１図に示すように、ウェハ１０の」一に複数個の上位
メモリチップＡからなる上位メモリチノプ列２０ａと、
複数個の下位メモリチップＢからなる下位メモリチップ
列２０ｂとを交互に形成する。従って、任意のメモリチ
ップの横隣は異なるメモリチップになる。なお、上位メ
モリチップＡと下位ノモリチップＢとのポンディングパ
ッＦ’３０は、上下２辺に沿ってのみ形成されており、
当該ボンディングパッドは上位メモリチップＡ、下部メ
モリヂップＢを問わず、同一位置、同一配列に設定され
ている。また、上下メモリチップＡ，Ｂはそれぞれチッ
プ選択端子を有しており、当該チップ選択端子では記憶
情報を書き込む際にハイ又はローのアクティブレベルの
設定ができるようになっている。
メモリチップＡからなる上位メモリチノプ列２０ａと、
複数個の下位メモリチップＢからなる下位メモリチップ
列２０ｂとを交互に形成する。従って、任意のメモリチ
ップの横隣は異なるメモリチップになる。なお、上位メ
モリチップＡと下位ノモリチップＢとのポンディングパ
ッＦ’３０は、上下２辺に沿ってのみ形成されており、
当該ボンディングパッドは上位メモリチップＡ、下部メ
モリヂップＢを問わず、同一位置、同一配列に設定され
ている。また、上下メモリチップＡ，Ｂはそれぞれチッ
プ選択端子を有しており、当該チップ選択端子では記憶
情報を書き込む際にハイ又はローのアクティブレベルの
設定ができるようになっている。
次に、各メモリチップＡ，Ｂを良品と不良品とに選別す
る。
る。
良品の上位メモリチップＡを中心にして考えると、■両
隣とも良品の下位メモリチップＢ、■右側が良品で左側
が不良品の下位メモリチンプＢ、■右側が不良品で左側
が良品の下位メモリチップＢ、■両隣とも不良品の下位
メモリチップＢ、の４通りに場合分けすることができる
。少なくとも、良品の上位メモリチップＡと下位メモリ
チップＢとが隣合っていれば、１つのマスクＲＯＭを形
成するこどができるのであるから、■の場合以外は１つ
のマスクＲＯＭチップ１００を得ることができる。そこ
で、良品同士の上位メモリチップＡと下位メモリチップ
Ｂとを１組としてグイシングして１つのマスクＲＯＭチ
ップ１００を得る。この時、上位メモリチップＡと下位
メモリチンプＢとの配列は第１図（ｂ）、（Ｃ）に示す
ように２種類ある。
隣とも良品の下位メモリチップＢ、■右側が良品で左側
が不良品の下位メモリチンプＢ、■右側が不良品で左側
が良品の下位メモリチップＢ、■両隣とも不良品の下位
メモリチップＢ、の４通りに場合分けすることができる
。少なくとも、良品の上位メモリチップＡと下位メモリ
チップＢとが隣合っていれば、１つのマスクＲＯＭを形
成するこどができるのであるから、■の場合以外は１つ
のマスクＲＯＭチップ１００を得ることができる。そこ
で、良品同士の上位メモリチップＡと下位メモリチップ
Ｂとを１組としてグイシングして１つのマスクＲＯＭチ
ップ１００を得る。この時、上位メモリチップＡと下位
メモリチンプＢとの配列は第１図（ｂ）、（Ｃ）に示す
ように２種類ある。
このマスクＲＯＭチップ１００をリードフレームにホン
ディングし、封止樹脂で封止する組立工程を経て１つの
マスクＲＯＭが完成する。なお、−Ｆ位メモリチップＡ
と下位メモリ千ップＢとの接続は、マスクＲＯＭチップ
１００をボンディングずろリードフレーム上又はマスク
ＲＯＭを実装する基板上で行う。
ディングし、封止樹脂で封止する組立工程を経て１つの
マスクＲＯＭが完成する。なお、−Ｆ位メモリチップＡ
と下位メモリ千ップＢとの接続は、マスクＲＯＭチップ
１００をボンディングずろリードフレーム上又はマスク
ＲＯＭを実装する基板上で行う。
前記実施例は、上位メモリチップＡと下位メモリチップ
Ｂとの２つの機能ブロックからなるマスクＲＯＭについ
て説明したが、本発明は次のように４つの機能ブロック
からなる場合にも適用することができる。
Ｂとの２つの機能ブロックからなるマスクＲＯＭについ
て説明したが、本発明は次のように４つの機能ブロック
からなる場合にも適用することができる。
この実施例に係る半導体チップ１００は、Ａ，Ｂ、Ｃ及
びＤの４つの機能ブロックから構成される。
びＤの４つの機能ブロックから構成される。
この４つの機能ブロックＡ−Ｄを第２図（ａ）に示すよ
うに配列する。すると、１つの半導体チップ１００を構
成ずる４つの機能ブロックＡ〜Ｄは、第２１Ｆ（ｂ）〜
（ｅ）に示す４種類の配列で組み合ね・Ｕが可能である
。
うに配列する。すると、１つの半導体チップ１００を構
成ずる４つの機能ブロックＡ〜Ｄは、第２１Ｆ（ｂ）〜
（ｅ）に示す４種類の配列で組み合ね・Ｕが可能である
。
この場合は、各機能ブロックＡ−Ｄの上下辺に沿ってボ
ンディングパッド３０を形成するが、上下のボンディン
グバット３０は全く同一に形成しなければならない。な
ぜならば、上下どちらのボンディングパット３０が半導
体チップ１００の外縁部になるか、各機能ブロックＡ−
Ｄを形成した時点では確定していないからである。
ンディングパッド３０を形成するが、上下のボンディン
グバット３０は全く同一に形成しなければならない。な
ぜならば、上下どちらのボンディングパット３０が半導
体チップ１００の外縁部になるか、各機能ブロックＡ−
Ｄを形成した時点では確定していないからである。
なお、上述した実施例ではマスクＲＯＭを半導体チップ
の例としたが、本発明がこれに限定されるわけではなく
、複数の機能ブロックからなる半導体ヂップであればど
のようなもの、例えば機能の全く異なるチンプを組み合
わせた複合チップにも適用することが可能である。
の例としたが、本発明がこれに限定されるわけではなく
、複数の機能ブロックからなる半導体ヂップであればど
のようなもの、例えば機能の全く異なるチンプを組み合
わせた複合チップにも適用することが可能である。
〈発明の効果〉
本発明に係る半導体チップの製造方法は、複数の機能ブ
ロックからなる半導体チップを製造する半導体チップの
製造方法において、複数の機能ブロノクを同一ウェハに
隣接して形成する工程と、前記機能ブロノクを良品と不
良品とに選別する工程と、良品かつ隣接する複数の機能
ブロックを１つの半導体チップとしてダイシングする工
程とから構成されるので、従来より半導体チップの歩留
りを向上させることができる。
ロックからなる半導体チップを製造する半導体チップの
製造方法において、複数の機能ブロノクを同一ウェハに
隣接して形成する工程と、前記機能ブロノクを良品と不
良品とに選別する工程と、良品かつ隣接する複数の機能
ブロックを１つの半導体チップとしてダイシングする工
程とから構成されるので、従来より半導体チップの歩留
りを向上させることができる。
特に、マスクＲＯＭ等の半導体メモリは、チンプサイス
が増大するほど歩留りが悪化する傾向があるので、本発
明のように１つの半導体チップを複数の機能ブロックに
分割してそれぞれのチップサイズを小さくすることが歩
留り向上の有効な手段になる。
が増大するほど歩留りが悪化する傾向があるので、本発
明のように１つの半導体チップを複数の機能ブロックに
分割してそれぞれのチップサイズを小さくすることが歩
留り向上の有効な手段になる。
第１図は本発明の一実施例を示す説明図、第２図は他の
実施例を示す説明図である。 １０・・・ウェハ、１００ ・・・マスクＲＯＭチッ
プ（半導体チップ）、Ａ・・・上位メモリチ・ノブ、Ｂ
・・・下位メモリチップ。
実施例を示す説明図である。 １０・・・ウェハ、１００ ・・・マスクＲＯＭチッ
プ（半導体チップ）、Ａ・・・上位メモリチ・ノブ、Ｂ
・・・下位メモリチップ。
Claims (1)
- （１）複数の機能ブロックからなる半導体チップを製造
する半導体チップの製造方法において、複数の機能ブロ
ックを同一ウェハに隣接して形成する工程と、前記機能
ブロックを良品と不良品とに選別する工程と、良品かつ
隣接する複数の機能ブロックを１つの半導体チップとし
てダイシングする工程とを具備したことを特徴とする半
導体チップの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011142A JPH03214764A (ja) | 1990-01-19 | 1990-01-19 | 半導体チップの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011142A JPH03214764A (ja) | 1990-01-19 | 1990-01-19 | 半導体チップの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03214764A true JPH03214764A (ja) | 1991-09-19 |
Family
ID=11769772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011142A Pending JPH03214764A (ja) | 1990-01-19 | 1990-01-19 | 半導体チップの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03214764A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5581205A (en) * | 1993-12-30 | 1996-12-03 | Nec Corporation | Semiconductor device capable of assembling adjacent sub chips into one chip |
| US5909052A (en) * | 1986-03-12 | 1999-06-01 | Hitachi, Ltd. | Semiconductor device having plural chips with the sides of the chips in face-to-face contact with each other in the same crystal plane |
| US5968150A (en) * | 1986-03-12 | 1999-10-19 | Hitachi, Ltd. | Processor element having a plurality of CPUs for use in a multiple processor system |
| US6091156A (en) * | 1996-09-02 | 2000-07-18 | Nec Corporation | Semiconductor pellet having plural chips |
| JP2001203315A (ja) * | 1999-11-29 | 2001-07-27 | Lucent Technol Inc | マルチチップ・パッケージにおけるｉｃチップのクラスタ・パッケージング |
| KR100562223B1 (ko) * | 1997-09-25 | 2006-06-13 | 지멘스 악티엔게젤샤프트 | 반도체칩제조방법 |
-
1990
- 1990-01-19 JP JP2011142A patent/JPH03214764A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5909052A (en) * | 1986-03-12 | 1999-06-01 | Hitachi, Ltd. | Semiconductor device having plural chips with the sides of the chips in face-to-face contact with each other in the same crystal plane |
| US5968150A (en) * | 1986-03-12 | 1999-10-19 | Hitachi, Ltd. | Processor element having a plurality of CPUs for use in a multiple processor system |
| US6379998B1 (en) * | 1986-03-12 | 2002-04-30 | Hitachi, Ltd. | Semiconductor device and method for fabricating the same |
| US5581205A (en) * | 1993-12-30 | 1996-12-03 | Nec Corporation | Semiconductor device capable of assembling adjacent sub chips into one chip |
| US6091156A (en) * | 1996-09-02 | 2000-07-18 | Nec Corporation | Semiconductor pellet having plural chips |
| KR100562223B1 (ko) * | 1997-09-25 | 2006-06-13 | 지멘스 악티엔게젤샤프트 | 반도체칩제조방법 |
| JP2001203315A (ja) * | 1999-11-29 | 2001-07-27 | Lucent Technol Inc | マルチチップ・パッケージにおけるｉｃチップのクラスタ・パッケージング |
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