JPH03215993A - 半導体装置用パッケージ及びその配線基板 - Google Patents
半導体装置用パッケージ及びその配線基板Info
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- JPH03215993A JPH03215993A JP1149890A JP1149890A JPH03215993A JP H03215993 A JPH03215993 A JP H03215993A JP 1149890 A JP1149890 A JP 1149890A JP 1149890 A JP1149890 A JP 1149890A JP H03215993 A JPH03215993 A JP H03215993A
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/303—Assembling printed circuits with electric components, e.g. with resistors with surface mounted components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ｒｃ等のような半導体素子を収納するのに
好適な半導体装置用パッケージ及びその配線基板に関す
る。
好適な半導体装置用パッケージ及びその配線基板に関す
る。
従来から、半導体装置としては、第５図（，＋） ．
（ｂ）で内部組立状態を示し、かつ、第６図（ａ） ，
（ｂ）でそれぞれ外観形状を示すような構成の半導体
装置用パソケージ、すなわち、ＰＡＧ（ピン・グリソド
・アレイ）パソケージ１を備えてなるものが知られてお
り、この絶縁ケースとしてのＰＡＧパソケージ１は、そ
の一面側に凹陥部２ａが形成されたセラミンクヘース２
と、その凹陥部２ａを閉塞するリソド（蓋体）３とによ
って構成されている。
（ｂ）で内部組立状態を示し、かつ、第６図（ａ） ，
（ｂ）でそれぞれ外観形状を示すような構成の半導体
装置用パソケージ、すなわち、ＰＡＧ（ピン・グリソド
・アレイ）パソケージ１を備えてなるものが知られてお
り、この絶縁ケースとしてのＰＡＧパソケージ１は、そ
の一面側に凹陥部２ａが形成されたセラミンクヘース２
と、その凹陥部２ａを閉塞するリソド（蓋体）３とによ
って構成されている。
そして、このセラミックベース２の凹陥部２ａ内にはＩ
Ｃ等のような半導体素子４が収納されており、この半導
体素子４の外面上に形成された電極（図示していない）
と凹陥部２ａ内の周縁部のみに露出した内部端子電極５
，・・・（第５図（ａ）参照）とは金属細線６，・・・
を介して互いに接続されている。また、このＰ Ａ．
Ｇパソケージ１の他面上（第５図（ｂ）及び第６図（ｆ
１） ， （ｂ）参照）には、内部端子電極５，・・・
と互いに接続された複数の外部端子７，・・・が突設さ
れており、これらの外部端子７，・・・は格子状に配列
されている。なお、これらの外部端子７，・・・は、接
着剤８，・・・を介してセラミックベース２の所定位置
に取り付けられている。
Ｃ等のような半導体素子４が収納されており、この半導
体素子４の外面上に形成された電極（図示していない）
と凹陥部２ａ内の周縁部のみに露出した内部端子電極５
，・・・（第５図（ａ）参照）とは金属細線６，・・・
を介して互いに接続されている。また、このＰ Ａ．
Ｇパソケージ１の他面上（第５図（ｂ）及び第６図（ｆ
１） ， （ｂ）参照）には、内部端子電極５，・・・
と互いに接続された複数の外部端子７，・・・が突設さ
れており、これらの外部端子７，・・・は格子状に配列
されている。なお、これらの外部端子７，・・・は、接
着剤８，・・・を介してセラミックベース２の所定位置
に取り付けられている。
一方、このＰＡＧパッケージ１を備えた半導体装置が実
装される配線基板１０には、第７図（ａ）（ｂ）で示す
ように、ＰＡＧパソケージ１に突設された外部端子７，
・・・が挿通ずるスルーホール１１・・・が形成される
一方、その一面上には銅箔等からなる配線パターン１２
，・・・が形成されている。そこで、この半導体装置は
、第８図（ａ） ． （ｂ）で示すように、そのＰＡＧ
パソケージ１の外部端子７・・・がスルーホール１１，
・・・に対して半田付けされることによって配線基板１
０に実装されることになる。なお、第８図（ｂ）におけ
る符号１３ぱ、外部端子７とスルーホール１１とを接続
した状態の半田を示している。
装される配線基板１０には、第７図（ａ）（ｂ）で示す
ように、ＰＡＧパソケージ１に突設された外部端子７，
・・・が挿通ずるスルーホール１１・・・が形成される
一方、その一面上には銅箔等からなる配線パターン１２
，・・・が形成されている。そこで、この半導体装置は
、第８図（ａ） ． （ｂ）で示すように、そのＰＡＧ
パソケージ１の外部端子７・・・がスルーホール１１，
・・・に対して半田付けされることによって配線基板１
０に実装されることになる。なお、第８図（ｂ）におけ
る符号１３ぱ、外部端子７とスルーホール１１とを接続
した状態の半田を示している。
３
つぎに、このＰＡＣ．パッケージ１を備えた半導体装置
の組立手順及び実装手順について説明する。
の組立手順及び実装手順について説明する。
まず、外部端子７，・・・が突設されたセラミソクベー
ス２の凹陥部２ａ内に所要の半導体素子４を搭載し、そ
の電極と凹陥部２ａ内に露出した内部端子電極５，・・
・とを金属細線６，・・・によって接続したのち、この
凹陥部２ａをリソド３によって閉塞する。つぎに、組み
立てが終了した半導体装置に対する電気的な特性試験を
行うことにより、良品のみを選別する。そののち、良品
として選別された半導体装置を構成するＰＡＧバソゲー
ジ１の外部端子７，・・・を予め用意した配線基板１０
のスルーホール１１，・・・に挿入したのち、周知のフ
ローソルダリング法等によって外部端子７，・・・とス
ルーホール１１，・・・との半田付けを行う。このこと
により、ＰＡＧパソケージ１を備えた半導体装置の配線
基板１０に対する実装が完了する。
ス２の凹陥部２ａ内に所要の半導体素子４を搭載し、そ
の電極と凹陥部２ａ内に露出した内部端子電極５，・・
・とを金属細線６，・・・によって接続したのち、この
凹陥部２ａをリソド３によって閉塞する。つぎに、組み
立てが終了した半導体装置に対する電気的な特性試験を
行うことにより、良品のみを選別する。そののち、良品
として選別された半導体装置を構成するＰＡＧバソゲー
ジ１の外部端子７，・・・を予め用意した配線基板１０
のスルーホール１１，・・・に挿入したのち、周知のフ
ローソルダリング法等によって外部端子７，・・・とス
ルーホール１１，・・・との半田付けを行う。このこと
により、ＰＡＧパソケージ１を備えた半導体装置の配線
基板１０に対する実装が完了する。
ところで、前記従来構成のＰＡＧパノケージ１及びその
配線基板１０には、以下のような不都合４ があった。
配線基板１０には、以下のような不都合４ があった。
すなわち、このＰＡＧパソケージ１を備えた半導体装置
の配線基板１０に対する実装にあたっては、スルーホー
ル１１，・・・と、これを挿通した外部端子７，・・・
との半田付けを行う必要があることから、スルーボール
１１，・・・の内径の方が外部端子７，・・・の外径よ
りも大きく形成されていなければならず、また、このこ
とに付随して外部端子７・・・の配設問隔を狭めうる限
界（一般的には、１．７８ｍが限界といわれる）が生じ
てしまう。さらにまた、この配線基板１０には、ＰＡＧ
パソケージ１に突設された外部端子７，・・・の個数に
対応した個数のスルーホール１１，・・・を形成してお
かなければならないことから、その表裏両面の双方を利
用することによって効率的な配線パターンを形成する際
の制約が生じることになっていた。
の配線基板１０に対する実装にあたっては、スルーホー
ル１１，・・・と、これを挿通した外部端子７，・・・
との半田付けを行う必要があることから、スルーボール
１１，・・・の内径の方が外部端子７，・・・の外径よ
りも大きく形成されていなければならず、また、このこ
とに付随して外部端子７・・・の配設問隔を狭めうる限
界（一般的には、１．７８ｍが限界といわれる）が生じ
てしまう。さらにまた、この配線基板１０には、ＰＡＧ
パソケージ１に突設された外部端子７，・・・の個数に
対応した個数のスルーホール１１，・・・を形成してお
かなければならないことから、その表裏両面の双方を利
用することによって効率的な配線パターンを形成する際
の制約が生じることになっていた。
この発明は、このような不都合に鑑みて創案されたもの
であって、外部端子が挿通するスルーホールを形成する
必要がないばかりか、容易に位置決めして実装すること
ができる構成の半導体装置用パソケージ及びその配線基
板を提供することを目的としている。
であって、外部端子が挿通するスルーホールを形成する
必要がないばかりか、容易に位置決めして実装すること
ができる構成の半導体装置用パソケージ及びその配線基
板を提供することを目的としている。
この発明に係る半導体装置用パッケージは、面倒に半導
体素子を収納する凹陥部が形成されたセラミックベース
の他面上に複数の外部端子を突設してなる半導体装置用
パソケージにおいて、前記外部端子の突設面上に、前記
外部端子よりも突出長さの長い位置決め用のガイドビン
を突設したことを特徴とするものである。
体素子を収納する凹陥部が形成されたセラミックベース
の他面上に複数の外部端子を突設してなる半導体装置用
パソケージにおいて、前記外部端子の突設面上に、前記
外部端子よりも突出長さの長い位置決め用のガイドビン
を突設したことを特徴とするものである。
また、この発明に係る配線基板は、前記半導体装置用パ
ッケージが実装される配線基板であって、前記ガイドビ
ンが挿通して半田付けされる位置決め用の基準孔を形成
する一方、その一面上に、前記外部端子それぞれの先端
部のみが挿入され、その半田付けにあたって必要な量の
半田を保持しうる凹陥状の接続電極を形成したことを特
徴とするものである。
ッケージが実装される配線基板であって、前記ガイドビ
ンが挿通して半田付けされる位置決め用の基準孔を形成
する一方、その一面上に、前記外部端子それぞれの先端
部のみが挿入され、その半田付けにあたって必要な量の
半田を保持しうる凹陥状の接続電極を形成したことを特
徴とするものである。
」二記構成によれば、半導体装置用パソケージにはガイ
ドピンが突設される一方、配線基板にはガイドピンが挿
通する基準孔が設けられているので、このＰＡＧパッケ
ージの配線暴板に対する位置決めはガイドビンが％ 準
孔を挿通ずることによって容易に行われることになる。
ドピンが突設される一方、配線基板にはガイドピンが挿
通する基準孔が設けられているので、このＰＡＧパッケ
ージの配線暴板に対する位置決めはガイドビンが％ 準
孔を挿通ずることによって容易に行われることになる。
また、このとき、ＰＡＧパソケージにはガイドピンより
も突出長さの短い外部端子が突設されるとともに、配線
基板には外部端子の先端部のみが挿入され、かつ、その
半田付けに必要な量の半田を保持しうる凹陥状の接続電
極が設けられていることから、これらの外部端子は高さ
方向に沿って位置決め支持されたのち、表面実装といわ
れる状態で容易に半田付けされることになる。
も突出長さの短い外部端子が突設されるとともに、配線
基板には外部端子の先端部のみが挿入され、かつ、その
半田付けに必要な量の半田を保持しうる凹陥状の接続電
極が設けられていることから、これらの外部端子は高さ
方向に沿って位置決め支持されたのち、表面実装といわ
れる状態で容易に半田付けされることになる。
以下、この発明の実施例を図面に基づいて説明する。
第１図（ａ）は半導体装置の内部組立状態を示す平面図
、第１図（ｂ）は第１図（ａ）のｂ−ｂ線に沿う断面図
であり、第２図（ａ）はその外観形状を示す側面図、第
２図（ｂ）はその底面図である。なお、７ 本実施例に係る半導体装置用パソケージ（ ＰＡＧバノ
ケージ）および配線基板の基本的な構成は従来例と異な
らないので、互いに同一もしくは相当する部品、部分に
ついては同一符号を付し、ここでの詳しい説明は省略す
る。
、第１図（ｂ）は第１図（ａ）のｂ−ｂ線に沿う断面図
であり、第２図（ａ）はその外観形状を示す側面図、第
２図（ｂ）はその底面図である。なお、７ 本実施例に係る半導体装置用パソケージ（ ＰＡＧバノ
ケージ）および配線基板の基本的な構成は従来例と異な
らないので、互いに同一もしくは相当する部品、部分に
ついては同一符号を付し、ここでの詳しい説明は省略す
る。
この実施例に係るＩ） Ａ Ｇパソケージ１は、一面側
に半導体素子４を収納する凹陥部２ａが形成されたセラ
ミックヘース２と、凹陥部２ａを閉塞するリノド（蓋体
）３とによって構成されている。
に半導体素子４を収納する凹陥部２ａが形成されたセラ
ミックヘース２と、凹陥部２ａを閉塞するリノド（蓋体
）３とによって構成されている。
そして、このセラミックベース２の他面上（第１図（ｂ
）及び第２図（ａ） ， （ｂ）参照）には所定の突出
長さを有する複数の外部端了７，・・・が突設されてお
り、これらの外部端子７，・・・は格子状に配列されて
いる。さらに、これらの外部端子７，・・・が突設され
たセラミックベース２の他面、すなわち、突設面上の所
定位置には、外部端子７，・・・よりも突出長さの長い
位置決め用のガイドピン９．９が突設ざれている。
）及び第２図（ａ） ， （ｂ）参照）には所定の突出
長さを有する複数の外部端了７，・・・が突設されてお
り、これらの外部端子７，・・・は格子状に配列されて
いる。さらに、これらの外部端子７，・・・が突設され
たセラミックベース２の他面、すなわち、突設面上の所
定位置には、外部端子７，・・・よりも突出長さの長い
位置決め用のガイドピン９．９が突設ざれている。
ところで、これらのガイドビン９，９は、位置決め用と
してのみ使用されて電気的には使用され８ ないものであっても、あるいは、グランド端子や電源端
子等のような外部接続端子として電気的に使用されるも
のであってもよい。そして、これらの外部端子７，・・
・およびガイドビン９，９のそれぞれは、接着剤８．・
・・を介してセラミックベース２の所定位置にそれぞれ
取り付けられている。なお、このＰＡＧパソケージ１を
備えてなる半導体装置の組立手順は従来例と同様である
から、その説明は省略する。
してのみ使用されて電気的には使用され８ ないものであっても、あるいは、グランド端子や電源端
子等のような外部接続端子として電気的に使用されるも
のであってもよい。そして、これらの外部端子７，・・
・およびガイドビン９，９のそれぞれは、接着剤８．・
・・を介してセラミックベース２の所定位置にそれぞれ
取り付けられている。なお、このＰＡＧパソケージ１を
備えてなる半導体装置の組立手順は従来例と同様である
から、その説明は省略する。
一方、このＰＡＧパッケージ１を備えた半導体装置が実
装される配線基板１０には、第３図（ａ）の平面図及び
第３図（ｂ）のｂ−ｂ線に沿う断面図でそれぞれ示すよ
うに、ＰＡＧパソケージ１に突設されたガイドピン９，
９が挿通する位置決め用の基準孔となるスルーホール１
４．１４が形成されている。そして、この配線基板１０
の一面上には銅箔等からなる配線パターン１２，・・・
が形成されており、各配線パターン１２の先端位置には
ＰＡＧパッケージ１に突設された外部端子７，・・・そ
れぞれの先端部のみが挿入され、かつ、その半田付けに
あたって必要な量の半田を保持しうる凹陥状の接続電極
１５，・・・が形成されている。なお、これらの接続電
極１５，・・・それぞれには、クリーム半田を印刷・塗
布することによって予め半田を付着させておいてもよい
。
装される配線基板１０には、第３図（ａ）の平面図及び
第３図（ｂ）のｂ−ｂ線に沿う断面図でそれぞれ示すよ
うに、ＰＡＧパソケージ１に突設されたガイドピン９，
９が挿通する位置決め用の基準孔となるスルーホール１
４．１４が形成されている。そして、この配線基板１０
の一面上には銅箔等からなる配線パターン１２，・・・
が形成されており、各配線パターン１２の先端位置には
ＰＡＧパッケージ１に突設された外部端子７，・・・そ
れぞれの先端部のみが挿入され、かつ、その半田付けに
あたって必要な量の半田を保持しうる凹陥状の接続電極
１５，・・・が形成されている。なお、これらの接続電
極１５，・・・それぞれには、クリーム半田を印刷・塗
布することによって予め半田を付着させておいてもよい
。
つぎに、本実施例に係るＰＡＧパソケージ１を備えた半
導体装置の配線基板ＩＯに対する実装手順を、第４図（
ａ）の平面図及び第４図（ｂ）のｂｂ線に沿う断面図に
基づいて説明する。
導体装置の配線基板ＩＯに対する実装手順を、第４図（
ａ）の平面図及び第４図（ｂ）のｂｂ線に沿う断面図に
基づいて説明する。
まず、組み立てが終了した半導体装置の特性試験を行う
ことによって良品のみを選別したのち、良品として選別
された半導体装置を構成するＰＡＧパソケージ１に突設
された位置決め用のガイドピン９．９を、予め用意した
配線基板１０に形成された位置決め用の基準孔としての
スルーボール１４．１４に挿入する。すると、これらの
ガイドビン９，９がスルーボール１４．１４を挿通する
ことにより、このＰＡＧパノケージ１の配線基板１０に
対する位置決めが行われる。
ことによって良品のみを選別したのち、良品として選別
された半導体装置を構成するＰＡＧパソケージ１に突設
された位置決め用のガイドピン９．９を、予め用意した
配線基板１０に形成された位置決め用の基準孔としての
スルーボール１４．１４に挿入する。すると、これらの
ガイドビン９，９がスルーボール１４．１４を挿通する
ことにより、このＰＡＧパノケージ１の配線基板１０に
対する位置決めが行われる。
そして、このとき、ｌ” Ａ． Ｇバノケージ１に突設
された外部端子７，・・・は突出長さがガイドピン９９
の突出長さよりも短いことから、配線基板１０に形成さ
れた凹形状の接続電極１５，・・・には外部端子７，・
・・の先端部のみが挿入される。そこで、周知のフロー
ソルダリング法等によって外部端子７，・・・および接
続電極１５，・・・と、ガイドピン９９およびスルーホ
ール１４．１４との半田付けを行うと、第４図（ａ）
， （ｂ）で示すように、ＰＡＧパッケージ１を備えた
半導体装置の配線基板１０に対する実装が完了する。な
お、第４図（ｂ）における符号１３はガイドピン９とス
ルーホール１４を接続した状態の半田、また、１６は外
部端子７と接続電極１５を接続した状態の半田を示して
いる。
された外部端子７，・・・は突出長さがガイドピン９９
の突出長さよりも短いことから、配線基板１０に形成さ
れた凹形状の接続電極１５，・・・には外部端子７，・
・・の先端部のみが挿入される。そこで、周知のフロー
ソルダリング法等によって外部端子７，・・・および接
続電極１５，・・・と、ガイドピン９９およびスルーホ
ール１４．１４との半田付けを行うと、第４図（ａ）
， （ｂ）で示すように、ＰＡＧパッケージ１を備えた
半導体装置の配線基板１０に対する実装が完了する。な
お、第４図（ｂ）における符号１３はガイドピン９とス
ルーホール１４を接続した状態の半田、また、１６は外
部端子７と接続電極１５を接続した状態の半田を示して
いる。
ところで、ＰＡＧパソケージ１に突設されたガイドピン
９，９が電気的には使用されていないものである場合に
は、これらとスルーホール１４１４との半田付けを行う
必要はなく、また、接続電極１５，・・・それぞれに予
め半田を付着させておいた場合には、リフローソルダリ
ング法によって半田｛」けを行うことができることはい
うまでもな１１ 〔発明の効果〕 以」二説明したように、この発明に係る半導体装置用パ
ソケージにはガイドピンが突設される一方、配線基板に
はガイドビンが挿通ずる基準孔が設レノられているので
、このＰＡＧパソケージの配線基板に対する位置決めは
ガイドビンが基準孔を挿通ずることによって容易に行わ
れることになる。また、このとき、ＰＡＧパソケージに
はガイ１・ピンよりも突出長さの短い外部端子が突設さ
れるとともに、配線基板には外部端子の先端部のみが挿
入され、かつ、その半田付けに必要な量の半田を保持し
ろる凹陥状の接続電極が設けられていることから、これ
らの外部端子は高さ方向に沿って位置決め支持されたの
ち、表面実装といわれる状態で容易に半田付けされるこ
とになる。
９，９が電気的には使用されていないものである場合に
は、これらとスルーホール１４１４との半田付けを行う
必要はなく、また、接続電極１５，・・・それぞれに予
め半田を付着させておいた場合には、リフローソルダリ
ング法によって半田｛」けを行うことができることはい
うまでもな１１ 〔発明の効果〕 以」二説明したように、この発明に係る半導体装置用パ
ソケージにはガイドピンが突設される一方、配線基板に
はガイドビンが挿通ずる基準孔が設レノられているので
、このＰＡＧパソケージの配線基板に対する位置決めは
ガイドビンが基準孔を挿通ずることによって容易に行わ
れることになる。また、このとき、ＰＡＧパソケージに
はガイ１・ピンよりも突出長さの短い外部端子が突設さ
れるとともに、配線基板には外部端子の先端部のみが挿
入され、かつ、その半田付けに必要な量の半田を保持し
ろる凹陥状の接続電極が設けられていることから、これ
らの外部端子は高さ方向に沿って位置決め支持されたの
ち、表面実装といわれる状態で容易に半田付けされるこ
とになる。
したがって、本発明によれば、半導体装置用パッケージ
に突設された外部端子が挿通して半田付けされるスルー
ホールを配線基板に形成しておく必要がなくなるので、
これらの半田付けに伴う不１２ 都合の発生を防止するとともに、外部端子の配設問隔を
より一層狭めることができる。さらにまた、この配線基
板の表裏両面を有効に利用することが可能となる結果、
効率的な配線パターンを形成することができ、かつ、半
導体装置を容易に位置決めして実装することができると
いう優れた効果が得られる。
に突設された外部端子が挿通して半田付けされるスルー
ホールを配線基板に形成しておく必要がなくなるので、
これらの半田付けに伴う不１２ 都合の発生を防止するとともに、外部端子の配設問隔を
より一層狭めることができる。さらにまた、この配線基
板の表裏両面を有効に利用することが可能となる結果、
効率的な配線パターンを形成することができ、かつ、半
導体装置を容易に位置決めして実装することができると
いう優れた効果が得られる。
第１図ないし第４図は本発明に係り、第１図（ａ）は半
導体装置の内部組立状態を示す平面図、第１図（ｂ）は
第１図（ａ）のｂ−ｂ線に沿う断面図、第２図（ａ）は
その外観形状を示す側面図、第２図（ｂ）はその底面回
、第３図（ａ）は実装基板を示す平面図、第３図（ｂ）
は第３図（ａ）のｂ−ｂ線に沿う断面回、第４図（ａ）
は半導体装置の実装状態を示す平面図、第４図（ｂ）は
第４図（ａ）のｂ−ｂ線に沿う断面図である。 また、第５図ないし第８図は従来例に係り、第５図（ａ
）は半導体装置の内部組立状態を示す平面図、第５図（
ｂ）は第５圓（ａ）のｂ−ｂ線に沿う断面図、第６図（
ａ）はその外観形状を示す側面図、第６図（ｂ）はその
底面図、第７図（ａ）は実装基板を示す平面図、第７図
（ｂ）は第７図（ａ）のｂ−ｂ線に沿う断面図、第８図
（ａ）は半導体装置の実装状態を示す平面図、第８図（
ｂ）は第８図（ａ）のｂｂ線に沿う断面図である。 図における符号１はＰＡＧパソケージ（半導体装置用パ
ソケージ）、２はセラミソクベース、４は半導体素子、
７はガイドビン、１０は配線基板、１４は基準孔、１５
は接続電極である。 なお、図中の同一符号は、互いに同一もしくは相当する
部品、部分を示している。
導体装置の内部組立状態を示す平面図、第１図（ｂ）は
第１図（ａ）のｂ−ｂ線に沿う断面図、第２図（ａ）は
その外観形状を示す側面図、第２図（ｂ）はその底面回
、第３図（ａ）は実装基板を示す平面図、第３図（ｂ）
は第３図（ａ）のｂ−ｂ線に沿う断面回、第４図（ａ）
は半導体装置の実装状態を示す平面図、第４図（ｂ）は
第４図（ａ）のｂ−ｂ線に沿う断面図である。 また、第５図ないし第８図は従来例に係り、第５図（ａ
）は半導体装置の内部組立状態を示す平面図、第５図（
ｂ）は第５圓（ａ）のｂ−ｂ線に沿う断面図、第６図（
ａ）はその外観形状を示す側面図、第６図（ｂ）はその
底面図、第７図（ａ）は実装基板を示す平面図、第７図
（ｂ）は第７図（ａ）のｂ−ｂ線に沿う断面図、第８図
（ａ）は半導体装置の実装状態を示す平面図、第８図（
ｂ）は第８図（ａ）のｂｂ線に沿う断面図である。 図における符号１はＰＡＧパソケージ（半導体装置用パ
ソケージ）、２はセラミソクベース、４は半導体素子、
７はガイドビン、１０は配線基板、１４は基準孔、１５
は接続電極である。 なお、図中の同一符号は、互いに同一もしくは相当する
部品、部分を示している。
Claims (2)
- （１）一面側に半導体素子を収納する凹陥部が形成され
たセラミックベースの他面上に複数の外部端子を突設し
てなる半導体装置用パッケージにおいて、 前記外部端子の突設面上に、前記外部端子よりも突出長
さの長い位置決め用のガイドピンを突設したことを特徴
とする半導体装置用パッケージ。 - （２）この半導体装置用パッケージが実装される配線基
板であって、 前記ガイドピンが挿通して半田付けされる位置決め用の
基準孔を形成する一方、 その一面上に、前記外部端子それぞれの先端部のみが挿
入され、その半田付けにあたって必要な量の半田を保持
しうる凹陥状の接続電極を形成したことを特徴とする配
線基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1149890A JPH03215993A (ja) | 1990-01-19 | 1990-01-19 | 半導体装置用パッケージ及びその配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1149890A JPH03215993A (ja) | 1990-01-19 | 1990-01-19 | 半導体装置用パッケージ及びその配線基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03215993A true JPH03215993A (ja) | 1991-09-20 |
Family
ID=11779692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1149890A Pending JPH03215993A (ja) | 1990-01-19 | 1990-01-19 | 半導体装置用パッケージ及びその配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03215993A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5841189A (en) * | 1995-05-31 | 1998-11-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
-
1990
- 1990-01-19 JP JP1149890A patent/JPH03215993A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5841189A (en) * | 1995-05-31 | 1998-11-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
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