JPH03217052A - 半導体保護回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要］ 一導電型を有する第１の半導体基板と、第１の半導体基
板の上面に形成された反対導電型の不純物領域とで第１
のＰＮ接合ダイオードを形成し、反対導電型を有する第
２の半導体基板と、第２の半導体基板の下面に形成され
たー導電型の不純物領域とで逆向きの第２のＰＮ接合ダ
イオードを形成し、且つ第２の半導体基板が絶縁膜を介
して第１の半導体基板に貼り合せられ、さらに並列に接
続された第１及び第２のＰＮ接合ダイオードが入力端子
と入力回路間あるいは出力端子と出力回路間に設けられ
た構造に形成されているため、動作方向が反対の２つの
順方向動作ＰＮ接合ダイオードからなる保護デバイスを
立体的に形成できることによる高集積化を、又、集積度
を低下させずに正負の高電圧ノイズに対し同等の強さを
持つ保護デバイスを形成できることによる高信頼性を、
さらに第２の半導体基板の上面に形成しなＳＯＩ（Ｓｉ
ｌｉｃｏｎ　　Ｏｎ　　Ｉｎｓｕｌａｔｏｒ）揚造の素
子の下に大きな抵抗と容量が付加された深護デバイスを
形成できることによる高集積化及び高信頼性を可能とし
た半導体保護回路装置９［産業上の利用分野］ 本発明はＭＩＳ及びバイボーラ型半導体集積回路装置に
係り、正負の高電圧ノ，イズによる入力回路あるいは出
力回路の破壊を防止する高集積な保護デバイスに関する
９ 従来、半導体集積回路における保護デバイスとしては、
一導電型の半導体基板表面に反対導電型の不純物領域を
設け、反対導電型の不純物領域と一導電型の半導体基板
とで第１のＰＮ接合ダイオードを形成し、一導電型の半
導体基板表面に反対導電型の不純物ウエル領域を設け、
さらに不純物ウエル領域の表面に一導電型の不純物領域
を設け、一導電型の不純物領域と反対導電型の不純物ウ
エル領域とで逆向きの第２のＰＮ接合ダイオードを形成
し、直列あるいは並列に接続した第１及び第２のＰＮ接
合ダイオードからなっており、この保護デバイスが入力
端子と入力回路間あるいは出力端子と出力回路間に設け
られた構造に形成されていた。保護特性を高めるために
は、順方向で作動する互いに逆向きの２つのＰＮ接合ダ
イオード及び高電圧ノイズをなまらせるための抵抗と容
量の時定数を大きくすることが必要であり、保護特性を
高めるほど保護デバイスの占める面積が増加することに
なる。特に、極めて多くの入力及び出力端子が必要とさ
れるゲーＩ・アレイやマイクロプロセッサにおいては、
集積度の極めて大きな低減を招いており、大規模なシス
テムの集積回路化への妨げになるという問題が顕著にな
ってきつつある。そこで、保護特性が高く、極めて高集
積な保護デバイスを形成できる手段が要望されている．
［従来の技術］ 第４図（ａ）（１））は従来の半導体保護回路装置の模
式図で、（ａ）は側断面図、（１））は回路図、５１は
ｐ−型シリコン（Ｓｉ）基板、５２はｎ型不純物ウエル
領域、５３はｎ十型不純物領域、５４はｐ十型不純物領
域、５５はフィールド酸化膜、５Ｇは不純物ブロック用
酸化膜、５７は燐珪酸ガラス（ＰＳＧ）膜、５８はＡ１
配線、５９は入力７／出力端子、６０はＶｃｃ　（電源
電圧）、６１はｖ．ｓｓ　　（グランド電圧）、６２は
入力２／出力回路部を示している。

同図においては、ｐ一型シリコン基板５１に選択的にｎ
十型不純物領域５３が設けられ、ｎ十型不純物領域５３
とｐ一型シリコン基板５１とで第１のＰＮ接合ダイオー
ドが形成され、一方、１）一型シリコン基板５１に選択
的にｎ型不純物ウエル領域５２が設けられ、ｎ型不純物
ウエル領域にｐ十型不純物領域５４が設けられ、ｐ十型
不純物領域５４とｎ型不純物ウエル領域５２とで逆向き
の第２のＰＮ接合ダイオードが形成され、且つ比較的小
さな抵抗と容量が付加され、直列に接続された第１及び
第２のＰＮ接合ダイオードからなる保護デバイスが入力
端子と入力回路間あるいは出力端子と出力回路間に設け
られた構造に形成されている。したがって、第１及び第
２のＰＮ接合ダイオードを半導体基板表面にしか形成で
きないため、及び保護特性を高めるため、大きな抵抗と
容量を付加した渫護デバイスを形成する必要上、集積度
が低下し、高歩留りな大規模集積回路の形成が難しいと
いう問題があった。又、ＰＮ接合ダイオードを直列接続
しているなめ（並列接続するとレイアウ１・」二集積度
が低下する。》正負の高電圧ノイズに対し同等の強さを
持つ保護デバイスが得られにくいという問題もあった。

［発明が解決しようとする問題点１ 本発明が解決しようとする問題点は、従来例に示される
ように、互いに向きが異なる２つの順方向動作のＰＮ接
合ダイオードからなる保護デバイスを半導体基板表面に
しか形成できないなめ、又、保護特性を高めるために大
きな保護デバイスか必要とされるため、さらに数多くの
入力あるいは出力端子を要求される集積回路においては
相当数の保護デバイスが必要とされるなめ、高集積化が
実現できないので、高歩留りな大規模集積回路の形成が
難しかったこと及び正負の高電圧ノイズに対し同等の強
さを持つ高集積な保護デバイスを得ることが難しかった
ことである。

［問題点を解決するための手段］ 上記問題点は、一導電型を有する第１の半導体基板上に
絶縁膜を介して反対導電型を有する第２の半導体基板が
貼り合せられている半導体装置であって、前記第１の半
導体基板の上面に設けられ、前記第１の半導体基板と第
１のＰＮ接合ダイオードを形成する反対導電型の不純物
領域と、前記第２の半導体基板の下面に設けられ、前記
第２の半導体基板と第２のＰＮ接合ダイオードを形成す
る一導電型の不純物領域とが接続され、且つ入力端子と
入力回路間あるいは出力端子と出力回路間に設けられて
いる本発明の半導体保護回路装置によって解決される。

［作　用］ 即ち本発明の半導体保護回路装置においては、一導電型
を有する第１の半導体基板と、第１の半導体基板の上面
に形成された反対導電型の不純物領域とで第１のＰＮ接
合ダイオードを形成し、反対導電型を有する第２の半導
体基板と、第２の半導体基板の下面に形成されたー導電
型の不純物領域とで逆向きの第２のＰＮ接合ダイオード
を形成し、且つ第２の半導体基板が絶縁膜を介して第１
の半導体基板に貼り合せられ、さらに並列に接続された
第１及び第２のＰＮ接合ダイオードが入力端子と入力回
路間あるいは出力端子と出力回路間に設けられた構造に
形成されている，したがって、半導体基板及び貼り合せ
られたＳＯＩ基仮にそれぞれ形成した動作方向が反対の
２つの順方向動作ＰＮ接合ダイオードからなる保護デバ
イスを完全に立体的に形成できることによる高集積化を
、又、表面上のレイアウトに関係なく、すなわち集積度
を低下させずに並列に接続し，た反対の動作方向を持つ
２つのＰＮ接合ダイオードからなる保護デバイスを形成
できるため、正負の高電圧ノイズに対し同等の強さを持
つ保護デバイスを形成できることによる高信頼性を、さ
らにＳＯＩ構造の素子の下に保護デバイスを形成できる
ことにより、２つのＰＮ接合ダイオードの接続部以外の
表面上の面積を必要とせず、しかも大きな抵抗と容量か
付加された保護デバイスを形成できることによる高集積
化及び保護特性に秀れた高信頼性を可能にすることもで
きる。即ち、極めて高集積且つ高信頼な半導体集積回路
の形成を可能とした半導体保護回路装置を得ることがで
きる。

［実施例］ 以下本発明を図示実施例により具体的に説明する。第１
図（ａ）（１））は本発明の半導体保護回路装置におけ
る第１の実施例の模式図、第２図（ａ）（１））は本発
明の半導体保護回路装置における第２の実施例の模式図
、第３図（ａ）〜（ｅ）は本発明の半導体保護回路装置
における製造方法の一実施例の工程断面図である。

全図を通じ同一対象物は同一符号で示す。

第１図はｐ型シリコン基板を用いた際の本発明の半導体
保護回路装置における第１の実施例の模式図で、（ａ）
は側断面図、（１））は回路図、１は１０　　ｃｍ　　
程度のｐ一型の第１のシリコン基板、２は１０”’ｃｍ
−”程度のｎ十型の第１の不純物領域、３は１／ｌＡｍ
程度の酸化膜、４は１０２０ｃｍ”程度のｐ＋型不純物
領域、５は１０１６ｃｍ−３程度のｎ−型の第２のシリ
コン基板、６は１０２’ｃｍ−３程度のｎ十型の第２の
不純物領域、７は第１の１へレンチ埋め込み絶縁膜、８
は第２の１−レンチ側壁絶縁膜、９は第２及び第３のト
レンチ埋め込み導電膜、１０は３５ｎｎ＋程度の不純物
ブロック用酸化膜、１１は６００　ｎｍ程度の燐珪酸ガ
ラス（ＰＳＧ）膜、１２は１７ｕｍ程度のＡ１配線、１
３はＡｕ電極、１４は入力，′出力端子、１５はＶｃｃ
　（電源電圧）、１６はｖｓｓ　　（グランド電圧）、
１７は入力／′出力回路部を示している。

同図においては、グランド電圧１６が印加された１）一
型の第１のシリコン基板１と、１）一型の第１のシリコ
ン基板１の上面に形成されたｎ十型の第１の不純物領域
２とで第１のＰＮ接合ダイオードが形成され、電源電圧
１５か印加されたｎ一型の第２のシリコン基板５と、ｎ
−型の第２のジリコン基板５の下面に形成されたｐ＋型
不純物領域４とで逆向きの第２のＰＮ接合ダイオードか
形成され、且つｎ一型の第２のシリコン基板５が酸化膜
３を介してｐ一型の第１のシリコン基板１に貼り合せら
れ、さらにｐ十型不純物領域４及びｎ十型の第１の不純
物領域２からなる抵抗が付加され、埋め込み導電膜９に
より並列に接続された第１及び第２のＰＮ接合ダイオー
ドが入力端子と入力回路間あるいは出力端子と出力回路
間に設けられた構造に形成されている。又、同図には図
示さノ′シていないが、各種素子（ＭＩＳ｝ランジスタ
、バイボーラトランジスタ、抵抗、容量等）は１１−型
の第２のシリコン基板５の上面に形成される９したがっ
て、半導体基板及び貼り合せられなＳＯＩ基板にそれぞ
れ形成した動作方向が反対であり、大きな抵抗及び容量
が付加された２つの順方向動作ＰＮ接合ダイオードから
なる保護デバイスを完全に立体的に形成できることによ
る高集積化を、又、表面上のレイアウトに関係なく、す
なわち集積度を低下させずに並列に接続した反対の動作
方向を持つ２つのＰＮ接合ダイオードからなる保護デバ
イスを形成できるため、正負の高電圧ノイズに対し同等
の強さを持つ保護デバイスを形成できることによる高信
頼性を、さらにＳＯＩ構造の素子の下に保護デバイスを
形成できることにより、２つのＰＮ接合ダイオードの２
か所の接続部以外は表面上の面積を必要とせず、しかも
大きな抵抗と容量が付加された保護デバイスを形成でき
ることによる高集積化及び保護特性に秀れた高信頼性を
可能にすることもできる。

第２図（ａ）（１））は本発明の半導体保護回路装置に
おける第２の実施例の模式図で、（ａ）は側断面図、（
ｂ）は回路図、１〜１７は第１図と同じ物を示している
。

同図においては、抵抗が付加されていない２つの順方向
動作ＰＮ接合ダイオードからなる保護デバイスが形成さ
れている以外は第１図と同じ横造に形成されている。本
実施例においては、第１の実施例の効果に比較し、抵抗
が付加されていないため、やや保護特性に劣るか、２つ
のＰＮ接合ダイオードの接続部が１か所のなめ、より高
集積ｆヒが可能である。

次いで本発明に係る半導体保護回路装置の製造方法の一
実施例について第３図（ａ）〜（ｅ）及び第１図を参照
して説明する。ただし、ここでは保護デバイスの形成に
関する製造方法のみを記述し、一般の半導体集積回路に
搭載される各種の素子（トランジスタ、抵抗、容量等）
の形成に関する製造方法の記述は省略する。

第３図（ａ） ｐ一型の第１のシリコン基板１の上面に砒素をイオン注
入してｎ十型の第１の不純物領域２を形成する。次いで
ｎ一型の第２のシリコン基板５の下面に硼素をイオン注
入して１）十型不純物領域４を形成する。次いでｐ十型
不純物領域４を形成した第２のシリコン基板５の下面に
酸化膜３（約ＩＰｍ程度）を成長させ、第１のシリコン
基板１上に約１１００゜Ｃ，Ｎ２／０２雰囲気で約２時
間のアニールにより貼り合せる。こうしてｎ十型の第１
の不純物領域２は約１，ｔＡｍ程度に、ｐ十型不純物領
第３図（ｌ）） 次いで酸化膜１８、窒化膜１９を順次成長させる。

次いで通常のフォトリソグラフィー技術を利用し、レジ
ス１−　（図示せず）をマスク層として、選択的に窒化
膜１９、酸化膜１８、第２のシリコン基板５、酸化膜３
、第１のシリコン基板１の一部（約５Ｐｍ程度）を開孔
し、第１の１へレンチを形成する９次いでレジストを除
去する。次いで化学気相成長酸化膜を成長させる。次い
で異方性トライエッチングをおこない第１の１へレンチ
に化学気相成長酸化膜７を埋め込む。

第３図（Ｃ） 次いで通常のフォトリソグラフィー技術を利用し、レジ
スト（図示せず）をマスク層として、選択的に窒化膜１
９、酸化膜１８、ｎ−型の第２のシリコン基板５を開孔
し、ｐ十型不純物領域４に達する第２のＩ・レンチを形
成する。次いでレジス１へを除去する。次いてゴヒ学気
相成長酸化膜を成長させる。次いで異方性ドライエ・ソ
チングをおこない第２のトレンチの側壁にｆヒ学気相成
長酸化膜８を形成する。

第３図（（１） 次いで酸化膜７、酸化膜８及び窒化膜１９をマスク層と
して、選択的に１）十型不純物領域４を含む第２のシリ
コン基板５、酸化膜３を開孔し、ｎ．　＋型の第１の不
純物領域２に達する第３の１へレンチを形成する。

第３図（ｅ） 次いで選択化学気相成長タングステン膜９を成長させ、
第２及び第３のトレンチを埋め込む，次いで窒化膜１９
、酸化膜１８をエッチング除去する。

次いで通常のフォトリソグラフィー技術を利用し、レジ
ス１−　（図示せず）をマスク層として、砒素をイオン
注入してｎ−型の第２のシリコン基板５のコンタクト領
域となるｎ十型の第２の不純物領域６を選択的に形成す
る。次いてレジスＩヘを除去する。

第１図 次いで通常の技法を適用することにより不純物ブロック
用酸化膜１０及び燐珪酸ガラス（ＰＳＧ）膜１１の成長
、高温熱処理による不純物領域の制御、電極コンタクＩ
・窓の形成、Ａ１配線１２の形成、背面ＡＨ電極１３の
形成等をおこない半導体保護回路装置を完成する。

以上実施例に示したように、本発明の半導体保護回路装
置によれば、半導体基板及び貼り合せられたＳＯＩ基板
にそれぞれ形成した動作方向が反対の２つの順方向動作
ＰＮ接合ダイオードからなる保護デバイスを完全に立体
的に形成できることによる高集積化を、又、表面上のレ
イアウトに関係なく、すなわち集積度を低下させずに並
列に接続した反対の動作方向を持つ２つのＰＮ接合ダイ
オードからなる保護デバイスを形成できるなめ、正負の
高電圧ノイズに対し同等の強さを持つ保護デバイスを形
成できることによる高信頼性を、さらにＳＯＩ構造の素
子の下に保護デバイスを形成できることにより、２つの
ＰＮ接合ダイオードの接続部以外の表面上の面積を必要
とせず、しかも大きな抵抗と容量が付加された保護デバ
イスを形成できることによる高集積化及び保護特性に秀
れた高信頼性を可能にすることもできる。

［発明の効果］ 以上説明のように本発明によれば、ＭＩＳ及びバイボー
ラ型半導体集積回路において、動作方向が反対の２つの
順方向動作ＰＮ接合ダイオードからなる保護デバイスを
立体的に形成できることによる高集積化を、又、集積度
を低下させずに正負の高電圧ノイズに対し同等の強さを
持つ保護デバイスを形成できることによる高信頼性を、
きらにＳＯＩ構造の素子の下に大きな抵抗と容量か付加
された保護デバイスを形成できることによる高集積化及
び高信頼性を可能にすることができる。即ち、極めて高
集積且つ高信頼な半導体集積回路の形成を可能とした半
導体保護回路装置を得ることができる。

【図面の簡単な説明】

第１図（ａ）（１１）は本発明の半導体保護回路装置に
おける第１の実施例の模式図、 第２図（ａ）（ｂ）は本発明の半導体保護回路装置にお
ける第２の実施例の模式図、 第３図（ａ）〜（ｅ）は本発明の半導体保護回路装置に
おける製造方法の一実施例の工程断面図、第４図（ａ）
（１））は従来の半導体保護回路装置の模式図である。 図において、 １はｐ一型の第１のシリコン基板、 ２はｎ十型の第１の不純物領域、 ３は酸化膜、 ４はｐ十型不純物領域、 ５はｎ一型の第２のシリコン基板、 ６はｎ十型の第２の不純物領域、 ７ｊ第１の１〜レンチ埋め込み絶縁膜、８ｊ第２のトレ
ンチ側壁絶縁膜、 ９ｉ第２及び第３の１・レンチ埋め込み導電膜、１０ｉ
不純物ブロック用酸化膜、 １１は燐珪酸ガラス（ＰＳＧ）膜、 １２ｊＡｌ配線、 １３．．ｔＡｕ電極、 １４は入力／出力端子、 １５はＶ。０（電源電圧）、 １６はＶｓ５（グラント電圧） １７は入力／出力回路部 を示す。

Claims (1)

【特許請求の範囲】
1. 一導電型を有する第１の半導体基板上に絶縁膜を介して
   反対導電型を有する第２の半導体基板が貼り合せられて
   いる半導体装置であって、前記第１の半導体基板の上面
   に設けられ、前記第１の半導体基板と第１のＰＮ接合ダ
   イオードを形成する反対導電型の不純物領域と、前記第
   ２の半導体基板の下面に設けられ、前記第２の半導体基
   板と第２のＰＮ接合ダイオードを形成する一導電型の不
   純物領域とが接続され、且つ入力端子と入力回路間ある
   いは出力端子と出力回路間に設けられていることを特徴
   とする半導体保護回路装置。