JPH03217114A - グリッチ防止回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は情報論理システム全般にわたるディジタル回路
技術に関する。

特に、制御機構を持った複雑かつ大規模な回路において
は、多相クロックや複数のタイミング信号を用いており
、また各々のクロックやタイミング信号には意識的に若
干のすき間を設けオーバーラップを除去しておくという
手法が一般的になされている。しかしながら、一方では
複数の基準クロックあるいはタイミング信号をＯＲ回路
等を用いて複合化し、新たなクロックを生成しなければ
ならない場合がしばしば発生している。前記の様な新た
なクロックを生成する場合に課題となるのは、各々の基
準クロックがオーバーラップのないことから発生するグ
リッチであり、本発明は前記グリッチを効率良く除去す
るグリッチ防止回路に関する。

従来の技術 第５図に２人力信号に対する従来のグリッチ防止回路を
示し、第６図にその動作を表わすタイミング波形図、第
７図に複数の入力信号に対する従来のグリッチ防止回路
を示す。

第５図において、グリッチ防止回路は入力信号１とＯＲ
回路７０入力信号２に複数段のバッファ等の遅延回路３
の出力信号５とを入力とし、出力信号６を出力とする２
人力ＯＲ回路７を挿入することにより構成されている。

第７図において、複数のオーバーラップのないクロツク
或はタイミング信号７，８．９．１０に対するものであ
り、入力信号数と同数の遅延回路１１．１２を多段に設
けかつ、各々の入力信号をＯＲ回路１３，１４．１５を
用いて統合化することにより構成されている。

次に、従来のグリッチ防止回路の動作について説明する
。

入力信号１．２の“Ｈ”，“Ｌ″レベルが切り換わる瞬
間に多発するスパイク状のグリツチを防止するために、
入力信号２を入力信号１に対して遅らせる必要がある。

そのために従来では、第５図に示すように、ＣＲ回路や
複数段のパツファ等の遅延回路３を設けて、入力信号２
が“Ｈ”レベルになる時刻に入力信号２の“Ｈ”　レベ
ルをオーバーラップさせ、グリッチの発生を防止すると
いう手段である。

複数のオーバーラップのない入力信号に対するものであ
り、まず、２人力の場合と同様に、初めの２人力に対し
てグリッチのないＯＲ信号を生成し、この生成された信
号に対し遅延回路を設け、次の入力信号とオーバーラッ
プさせ前記と同様に新たなグリッチのないＯＲ信号を生
成する。同様の回路動作を全ての入力信号につ．いて行
うことにより、グリッチのない信号を得る手段である。

発明が解決しようとする課題 近年、エレクトロニクス機器の回路は増々複雑化，大規
模化してきており、その制御回路においても同様に複雑
化９大規模化は免れなくなってきている。この様な現状
に鑑みて、かかる従来技術によるグリッチ防止回路を用
いる場合、バッファやＣＲ等による遅延回路を設ける必
要があり回路的に複雑化し、その規模も増大して行《と
いう不都合が生じていた。また、遅延回路を用いるため
、所望の信号自身の立ち上がり時間が著しく遅れ、回路
システム全体に支障をきたすという不都合も生じていた
。

課題を解決するための手段 本発明は、若干のすき間を設けた２つのオーバーラップ
のない入力信号において、一方の入力信号はドレインが
相互結合されたトランジスタ対の片側トランジスタのソ
ースに入力され、もう一方の入力信号は前記トランジス
タ対の各々のゲートに入力されるものとし、前記トラン
ジスタ対の他片側トランジスタのソースは接地電位に接
続、又、前記トランジスタ対のドレイン出力及び、前記
トランジスタ対のゲートに入力されるところの波形とが
、２人力のＯＲ回路へと接続されることから構成される
グリッチ防止回路である。

また、複数のオーバーラップのない入力信号において、
上記に示すところの回路を入力信号数と同数に多段結合
することによって構成されるグリッチ防止回路である。

作用 本発明によれば、簡素でかつ小規模な回路でグリッチの
発生を防止することができ、特に複数の入力信号が存在
する複雑な回路においては、簡単な構成によりグリッチ
の発生を防止できると共に、従来技術に比べ画期的に回
路の小規模化を図ることができる。また、所望の信号自
身の立ち上５ がり時間についても最小に抑えることができ、回路の動
作スピード的にも問題のないグリッチ防止回路を得る。

実施例 以下、本発明の一実施例について図面を参照しながら詳
細に説明する。

第１図は本発明の第一の実施例であるグリッチ防止回路
を示すものであり、２つのトランジスタ２１．２２及び
ＯＲ回路２３によって構成される。

２つのオーバーラップのない入力信号２４．２５におい
て入力信号２４はドレインが相互結合されたトランジス
タ対２１．２２の片側トランジスタ２１のソースに入力
され、入力信号２５はトランジスタ対２１．２２の各々
のゲートに入力されるものとする。又、トランジスタ２
２のソースは接地電位２６に接続されている。トランジ
スタ対２１，２２の共通ドレインの出力信号２７及び入
力信号２５が、２人力のＯＲ回路２３へ入力されること
により構成される。

６ 次に、この回路の動作について詳細に説明する。第２図
にその動作を表わすタイミング波形図を示す。

先ず、入力信号２４が“Ｌ”レベル、入力信号２５が“
Ｈ”レベルの場合、Ｐチャンネルトランジスタ２１がオ
フ、Ｎチャンネルトランジスタ２２がオン状態となり、
ドレイン出力信号２７は“Ｌ”レベル、ＯＲ回路２３の
出力信号２８は“Ｈ″レベルになる。次に、入力波形２
５が“Ｌ”レベルに変化した場合、Ｐチャンネルトラン
ジスタ２１がオン、Ｎチャンネルトランジスタ２２がオ
フ状態となり、ドレイン出力信号２７は″Ｌ＃レベルを
維持する。よって出力信号２８は“Ｌ”レベルになる。

一定時間経過後、入力信号２４が“Ｈ”レベルに変化す
れば、ドレイン出力信号２７もすぐに“Ｈ”レベルに変
化し出力信号２８もその変化に応じて“Ｈ”レベルにな
る。そして、入力信号２４が“Ｌ”レベルに変化すれば
ドレイン出力信号２７も“Ｌ”レベルに変化しようとす
る。しかし、このドレイン出力信号２７の変化は、トラ
ンジスタ２１がＰチャンネル型トランジスタであるため
その特性上、非常にゆるやかに進行する。

このドレイン出力信号２７が“Ｌ”レベルに達するまで
に、入力信号２５が“Ｈ″レベルに変化すれば出力信号
２８は″Ｈ”　レベルに保持できる。

このように若干のすき間を設けた２つの入力波形２４．
２５において、第１の実施例の回路を用いて新たにドレ
イン出力信号２７を生成することにより、このドレイン
出力信号２７と入力信号２５がオーバーラップし、グリ
ッチの発生はなくなる。

第３図はｎ個のタイミング的に連続したオーバーラップ
のない入力信号３１〜３５に対する本発明の第２の実施
例であり、全入力信号３１〜３５に対してタイミング的
に連続した２人力ずつを順番に前記第１の実施例の回路
３６〜３９を（ｎ　−１）個用いて、各々（ｎ−１）個
のドレイン出力信号４１，４２．４３を生成し、これら
全てのドレイン出力信号４０，４１．４２とタイミング
的に最終の入力信号３５の全ての論理和を、ＯＲ回路４
３を用いて行うことにより構成される。

次に、第２の実施例の回路の動作について説明する。第
４図にその動作を表わすタイミング波形図を示す。

本発明の第２の実施例の動作としては、前記第１の実施
例に示した動作と同様であり、ｎ個のタイミング的に連
続したオーバーラップのない入力波形に対しても、所望
のグリッチのない新たな出力波形を得ることができる。

発明の効果 以上の説明でも明らかな様に、本発明によれば、従来に
比べ簡素でかつ回路規模が非常に小さ《、かつ所望の信
号の遅延時間も非常に少ない効率的なグリッチ防止回路
を提供することができ、エレクトロニクス機器のシステ
ムの簡素化，高密度化を図ることができる。

【図面の簡単な説明】

第１図は本発明のグリッチ防止回路の第１の実施例の回
路図、第２図はその動作を示すタイミング波形図、第３
図は本発明のグリッチ防止回路の９ 第２の実施例の回路図、第４図はその動作を示すタイミ
ング波形図、第５図は従来技術によるグリッチ防止回路
図、第６図はその動作を示すタイミング波形図、第７図
は従来技術による複数の入力信号に対するグリッチ防止
回路図を示すものである。 １．２，７，８，９，１０，２４，２５，３１．３２，
３３，３４．３５・・・・・・入力端子、５，１６．２
８，２４・・・・・・出力信号、６，２３．４３・旧−
ＯＲ回路、２１・・・・・・Ｐチャンネル型トランジス
タ、２２・・・・・・Ｎチャンネル型トランジスタ、２
６・旧・・接地端子、２７，４０，４１．４２・・・・
・・ドレイン出力端子。

Claims (1)

【特許請求の範囲】
1. 第一の入力信号はドレインが相互結合されたトランジス
   タ対の第一のトランジスタのソースに入力され、第２の
   入力信号は前記トランジスタ対の各々のゲートに入力さ
   れ、前記トランジスタ対の第２のトランジスタのソース
   は接地電位に接続し、前記トランジスタ対の共通ドレイ
   ンの出力信号と前記第２の入力信号とがＯＲ回路へと接
   続されることから構成されるグリッチ防止回路。