JPS641808B2 - - Google Patents
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- JPS641808B2 JPS641808B2 JP59227543A JP22754384A JPS641808B2 JP S641808 B2 JPS641808 B2 JP S641808B2 JP 59227543 A JP59227543 A JP 59227543A JP 22754384 A JP22754384 A JP 22754384A JP S641808 B2 JPS641808 B2 JP S641808B2
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- JP
- Japan
- Prior art keywords
- parity
- level
- circuit
- bit information
- terminals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデイジタル情報を扱う際に用いられる
パリテイ回路に関し、とくに高速にして低消費電
力のパリテイ生成回路に関するものである。
パリテイ回路に関し、とくに高速にして低消費電
力のパリテイ生成回路に関するものである。
この種従来のパリテイ回路の構成例を第４図に
示す。１は相補の制御信号によつて２個の入力端
子と２個の出力端子の接続をスイツチする基本回
路、２ａ，２ｂは基本回路１の入力端子、３ａ，
３ｂは基本回路１の出力端子、４ａ，４ｂは基本
回路１の制御信号端子、Q1とQ4は制御信号端子
４ｂに入力する信号が高レベル（以下“Ｈ”レベ
ルと記す。）になつた時onとなるトランジスタ、
Q2とQ3は制御信号端子４ａに入力する信号が
“Ｈ”レベルになつた時onとなるトランジスタ、
D1〜Doはパリテイ検査されるビツト情報、1〜
Ｄnはそれぞれビツト情報D1〜Doの反転情報、
PCはパリテイ検査結果、はパリテイ検査結果
PCの反転情報、VDDは電源電圧である。次に回路
動作について述べる。ビツト情報D1＝D2＝…＝
Do＝“Ｌ”（低レベル）という初期状態を考える
と、ｎ個縦続接続した基本回路１内では、二つの
導伝路が確定しており、各基本回路の入力端子お
よび出力端子２ａ，３ａは“０”Ｖ、２ｂと３ｂ
は“VDD”Ｖに設定される。この時、ビツト情報
Di＝“Ｌ”の電圧レベルは“０”Ｖ、反転情報i
＝“Ｈ”の電圧レベルは“VDD＋VTH”Ｖである。
ただし、VTHはMOSトランジスタのしきい値電圧
である。次に、パリテイ検査されるビツト情報
D1〜Doが新たに確定すると、それらのビツト情
報に従つて基本回路内の入力端子および出力端子
２ａと３ａ、２ｂと３ｂが接続するか、あるいは
２ａと３ｂ、２ｂと３ａが接続することにより、
新たな二つの導伝路が形成される。その際、ビツ
ト情報D1〜Doの内、“Ｈ”レベルであるものが奇
数個の場合、最終段の出力端子３ａは“VDD”
Ｖ、３ｂは“０”Ｖとなる。また、ビツト情報
D1〜Doの内、“Ｈ”レベルであるものが偶数個の
場合、最終段の出力端子３ａは“０”Ｖ、３ｂは
“VDD”Ｖとなる。以上の様に最終段の出力端子
３ａ，３ｂの出力によつてビツト情報D1〜Doの
パリテイ検査を行うことができる。
示す。１は相補の制御信号によつて２個の入力端
子と２個の出力端子の接続をスイツチする基本回
路、２ａ，２ｂは基本回路１の入力端子、３ａ，
３ｂは基本回路１の出力端子、４ａ，４ｂは基本
回路１の制御信号端子、Q1とQ4は制御信号端子
４ｂに入力する信号が高レベル（以下“Ｈ”レベ
ルと記す。）になつた時onとなるトランジスタ、
Q2とQ3は制御信号端子４ａに入力する信号が
“Ｈ”レベルになつた時onとなるトランジスタ、
D1〜Doはパリテイ検査されるビツト情報、1〜
Ｄnはそれぞれビツト情報D1〜Doの反転情報、
PCはパリテイ検査結果、はパリテイ検査結果
PCの反転情報、VDDは電源電圧である。次に回路
動作について述べる。ビツト情報D1＝D2＝…＝
Do＝“Ｌ”（低レベル）という初期状態を考える
と、ｎ個縦続接続した基本回路１内では、二つの
導伝路が確定しており、各基本回路の入力端子お
よび出力端子２ａ，３ａは“０”Ｖ、２ｂと３ｂ
は“VDD”Ｖに設定される。この時、ビツト情報
Di＝“Ｌ”の電圧レベルは“０”Ｖ、反転情報i
＝“Ｈ”の電圧レベルは“VDD＋VTH”Ｖである。
ただし、VTHはMOSトランジスタのしきい値電圧
である。次に、パリテイ検査されるビツト情報
D1〜Doが新たに確定すると、それらのビツト情
報に従つて基本回路内の入力端子および出力端子
２ａと３ａ、２ｂと３ｂが接続するか、あるいは
２ａと３ｂ、２ｂと３ａが接続することにより、
新たな二つの導伝路が形成される。その際、ビツ
ト情報D1〜Doの内、“Ｈ”レベルであるものが奇
数個の場合、最終段の出力端子３ａは“VDD”
Ｖ、３ｂは“０”Ｖとなる。また、ビツト情報
D1〜Doの内、“Ｈ”レベルであるものが偶数個の
場合、最終段の出力端子３ａは“０”Ｖ、３ｂは
“VDD”Ｖとなる。以上の様に最終段の出力端子
３ａ，３ｂの出力によつてビツト情報D1〜Doの
パリテイ検査を行うことができる。
従来のパリテイ回路の構成によると、導伝路の
電位は、最悪状況では“VDD”Ｖから“０”Ｖ
へ、あるいは“０”Ｖから“VDD”Ｖへ大きく振
幅するため、パリテイ検査に要する時間が長くな
る。また、導伝路が形成された後、ある基本回路
では“VDD”Ｖに設定された入力端子および出力
端子２ｂ−３ｂ間のMOSトランジスタを通して
電荷の引きぬきが行なわれる。このMOSトラン
ジスタは三極管領域と飽和領域の境界付近で動作
するため、そのオン抵抗が大きく、電荷の引きぬ
きスピードを著しく低下させ、パリテイ検査に要
する時間を増大させるという問題がある。
電位は、最悪状況では“VDD”Ｖから“０”Ｖ
へ、あるいは“０”Ｖから“VDD”Ｖへ大きく振
幅するため、パリテイ検査に要する時間が長くな
る。また、導伝路が形成された後、ある基本回路
では“VDD”Ｖに設定された入力端子および出力
端子２ｂ−３ｂ間のMOSトランジスタを通して
電荷の引きぬきが行なわれる。このMOSトラン
ジスタは三極管領域と飽和領域の境界付近で動作
するため、そのオン抵抗が大きく、電荷の引きぬ
きスピードを著しく低下させ、パリテイ検査に要
する時間を増大させるという問題がある。
さらに常時導伝路が形成されているので消費電
力も大きいという問題がある。
力も大きいという問題がある。
本発明は、これらの欠点を除去するため、２個
の入力端子と２個の出力端子を有し、入力端子と
出力端子の接続を相補の制御信号により切替える
複数の基本回路を縦続接続し、複数個の相補の制
御信号のパリテイを生成するパリテイ回路に、す
べての基本回路の入力端子および出力端子をプリ
チヤージするプリチヤージ部と、縦続接続した初
段の基本回路の２個の入力端子に、複数個の相補
の制御信号のパリテイをチエツクする“Ｈ”レベ
ルおよび“Ｌ”レベルの２種の基準電圧をスイツ
チを介して入力する基準電圧供給部を設けた構成
としている。
の入力端子と２個の出力端子を有し、入力端子と
出力端子の接続を相補の制御信号により切替える
複数の基本回路を縦続接続し、複数個の相補の制
御信号のパリテイを生成するパリテイ回路に、す
べての基本回路の入力端子および出力端子をプリ
チヤージするプリチヤージ部と、縦続接続した初
段の基本回路の２個の入力端子に、複数個の相補
の制御信号のパリテイをチエツクする“Ｈ”レベ
ルおよび“Ｌ”レベルの２種の基準電圧をスイツ
チを介して入力する基準電圧供給部を設けた構成
としている。
本発明は、上述した構成により、ビツト情報の
初期状態時に、縦続接続された基本回路内に二つ
の導伝路が形成されているとき、すべての基本回
路の入、出力端子をプリチヤージしてプリチヤー
ジ電位に設定し、ビツト情報確定後、相補の制御
信号のパリテイをチエツクする“Ｈ”レベルおよ
び“Ｌ”レベルの２種の基準電圧をスイツチを介
して入力することにより、初段の入力端子につな
がる導伝路の電位変化はプリチヤージ電位に対す
る小振幅の変化で、基本回路の入、出力端子が接
続されて基本回路の最終段のパリテイ出力確定に
要する時間の高速化がはかれる。
初期状態時に、縦続接続された基本回路内に二つ
の導伝路が形成されているとき、すべての基本回
路の入、出力端子をプリチヤージしてプリチヤー
ジ電位に設定し、ビツト情報確定後、相補の制御
信号のパリテイをチエツクする“Ｈ”レベルおよ
び“Ｌ”レベルの２種の基準電圧をスイツチを介
して入力することにより、初段の入力端子につな
がる導伝路の電位変化はプリチヤージ電位に対す
る小振幅の変化で、基本回路の入、出力端子が接
続されて基本回路の最終段のパリテイ出力確定に
要する時間の高速化がはかれる。
第１図は本発明の一実施例である。第４図と同
じ符号は同じ部分を示す。ここでQ5，Q6はクロ
ツクφ1によつてonとなり、初段の入力端子２ａ，
２ｂをプリチヤージ電圧“VP”Ｖに設定するト
ランジスタ、Q7はクロツクφ2によつてonとなり、
初段の入力端子２ａを“０”Ｖに設定するトラン
ジスタ、Q8はクロツクφ2によつて、初段の入力
端子２ｂを“VDD”Ｖに設定するトランジスタで
ある。
じ符号は同じ部分を示す。ここでQ5，Q6はクロ
ツクφ1によつてonとなり、初段の入力端子２ａ，
２ｂをプリチヤージ電圧“VP”Ｖに設定するト
ランジスタ、Q7はクロツクφ2によつてonとなり、
初段の入力端子２ａを“０”Ｖに設定するトラン
ジスタ、Q8はクロツクφ2によつて、初段の入力
端子２ｂを“VDD”Ｖに設定するトランジスタで
ある。
回路動作について説明する。ビツト情報D1＝
D2＝…＝Do＝“Ｌ”という初期状態を考える。そ
の際、縦続接続された基本回路内では二つの導伝
路が形成されている。従つてクロツクφ1が“Ｈ”
レベルになることによつて、導伝路即ち全ての基
本回路の入出力端子は“VP”Ｖに設定される。
この設定が終了後、クロツクφ1は“Ｌ”レベル
になる。次にパリテイ検査されるビツト情報D1
〜Doが確定後、クロツクφ2が“Ｈ”レベルにな
り、初段の入力端子２ａ，２ｂはそれぞれ“０”
Ｖ、“VDD”Ｖに接続する。初段の入力端子２ａ
につながる導伝路は“VP”Ｖから“０”Ｖへ、
初段の入力端子２ｂにつながる導伝路は“VP”
Ｖから“VDD”Ｖへ変化する。このように導伝路
の電位変化を従来構成と比べて小振幅にでき、さ
らに導伝路を形成するMOSトランジスタのオン
抵抗を小さくすることができることから、最終段
の出力端子３ａ，３ｂはそれぞれ“０”Ｖ、
“VDD”Ｖあるいは“VDD”Ｖ、“０”Ｖ高速に確
定する。例として、VDD＝“５”Ｖ、VTH＝“１”
Ｖ、VP＝“2.5”Ｖ、同寸法のMOSトランジスタ
を用いることを前提にした場合、本実施例のパリ
テイ出力確定に要する時間は従来構成の場合の約
0.4倍で実現できる。この実施例では、ビツト情
報D1＝D2＝…＝Do＝“Ｌ”という初期状態を設定
しているが、ビツト情報D1〜Doが未確定で、か
つ各基本回路の制御信号端子４ａ，４ｂがすべて
“VDD＋VTH”Ｖという初期状態を設定できれば、
図中のトランジスタQ5を取り除くことができる。
D2＝…＝Do＝“Ｌ”という初期状態を考える。そ
の際、縦続接続された基本回路内では二つの導伝
路が形成されている。従つてクロツクφ1が“Ｈ”
レベルになることによつて、導伝路即ち全ての基
本回路の入出力端子は“VP”Ｖに設定される。
この設定が終了後、クロツクφ1は“Ｌ”レベル
になる。次にパリテイ検査されるビツト情報D1
〜Doが確定後、クロツクφ2が“Ｈ”レベルにな
り、初段の入力端子２ａ，２ｂはそれぞれ“０”
Ｖ、“VDD”Ｖに接続する。初段の入力端子２ａ
につながる導伝路は“VP”Ｖから“０”Ｖへ、
初段の入力端子２ｂにつながる導伝路は“VP”
Ｖから“VDD”Ｖへ変化する。このように導伝路
の電位変化を従来構成と比べて小振幅にでき、さ
らに導伝路を形成するMOSトランジスタのオン
抵抗を小さくすることができることから、最終段
の出力端子３ａ，３ｂはそれぞれ“０”Ｖ、
“VDD”Ｖあるいは“VDD”Ｖ、“０”Ｖ高速に確
定する。例として、VDD＝“５”Ｖ、VTH＝“１”
Ｖ、VP＝“2.5”Ｖ、同寸法のMOSトランジスタ
を用いることを前提にした場合、本実施例のパリ
テイ出力確定に要する時間は従来構成の場合の約
0.4倍で実現できる。この実施例では、ビツト情
報D1＝D2＝…＝Do＝“Ｌ”という初期状態を設定
しているが、ビツト情報D1〜Doが未確定で、か
つ各基本回路の制御信号端子４ａ，４ｂがすべて
“VDD＋VTH”Ｖという初期状態を設定できれば、
図中のトランジスタQ5を取り除くことができる。
第２図は本発明の他の実施例であり、第１図と
同じ符号は同じ部分を示す。検査されるビツト情
報D1〜Doが確定する前にビツト情報D1〜Doと反
転情報1〜oがすべて“Ｈ”レベルとなる場合
のもので、前の実施例における“VP”Ｖを発生
する外部手段を不用としている。Q9はクロツク
φ3によつてonとなり各ビツト情報および反転情
報のDi，i線を“Ｈ”レベルにプリチヤージする
トランジスタ、φ3はそのためのプリチヤージク
ロツクである。第３図は第２図の実施例の動作ク
ロツクタイミングを示す。次に回路動作について
述べる。ビツト情報D1〜Doが確定している場合、
クロツクφ3は“Ｌ”レベルとなつており、二つ
の導伝路は“Ｈ”レベルおよび“Ｌ”レベルに確
定している。次にクロツクφ2を“Ｌ”レベルに
し、各導伝路を高インピーダンス状態にした後ク
ロツクφ3を“Ｈ”レベルにし、ビツト情報およ
び反転情報D1〜Do、1〜oをすべて“Ｈ”レベ
ルに設定する。これにより各基本回路におけるす
べてのトランジスタがonとなり、先に形成され
た導伝路の電荷の分配が行われ、各基本回路の入
力端子および出力端子２ａ，２ｂ，３ａ，３ｂの
すべてが“Ｈ”レベルと“Ｌ”レベルの間の中間
レベル（VP′）に設定される。検査されるビツト
情報D1〜Doが確定した後、クロツクφ2を“Ｈ”
レベルにし、ビツト情報D1〜Doによつて形成さ
れた導伝路は“VP′”Ｖから“０”Ｖ、“VP′”Ｖ
から“VDD”Ｖへ変化し、前の実施例と同様に高
速にパリテイ検査を行うことができる。
同じ符号は同じ部分を示す。検査されるビツト情
報D1〜Doが確定する前にビツト情報D1〜Doと反
転情報1〜oがすべて“Ｈ”レベルとなる場合
のもので、前の実施例における“VP”Ｖを発生
する外部手段を不用としている。Q9はクロツク
φ3によつてonとなり各ビツト情報および反転情
報のDi，i線を“Ｈ”レベルにプリチヤージする
トランジスタ、φ3はそのためのプリチヤージク
ロツクである。第３図は第２図の実施例の動作ク
ロツクタイミングを示す。次に回路動作について
述べる。ビツト情報D1〜Doが確定している場合、
クロツクφ3は“Ｌ”レベルとなつており、二つ
の導伝路は“Ｈ”レベルおよび“Ｌ”レベルに確
定している。次にクロツクφ2を“Ｌ”レベルに
し、各導伝路を高インピーダンス状態にした後ク
ロツクφ3を“Ｈ”レベルにし、ビツト情報およ
び反転情報D1〜Do、1〜oをすべて“Ｈ”レベ
ルに設定する。これにより各基本回路におけるす
べてのトランジスタがonとなり、先に形成され
た導伝路の電荷の分配が行われ、各基本回路の入
力端子および出力端子２ａ，２ｂ，３ａ，３ｂの
すべてが“Ｈ”レベルと“Ｌ”レベルの間の中間
レベル（VP′）に設定される。検査されるビツト
情報D1〜Doが確定した後、クロツクφ2を“Ｈ”
レベルにし、ビツト情報D1〜Doによつて形成さ
れた導伝路は“VP′”Ｖから“０”Ｖ、“VP′”Ｖ
から“VDD”Ｖへ変化し、前の実施例と同様に高
速にパリテイ検査を行うことができる。
以上説明したように、本発明はパリテイを生成
するための基本回路内の導伝路を中間電圧に設定
し、小振幅ダイナミツク動作をさせることにより
高速なパリテイ回路を実現できるという利点があ
る。
するための基本回路内の導伝路を中間電圧に設定
し、小振幅ダイナミツク動作をさせることにより
高速なパリテイ回路を実現できるという利点があ
る。
また、従来構成では、パリテイ検査されるビツ
ト情報D1〜Doが未確定でかつ、二つの制御端子
がともに“Ｈ”レベルに設定されている場合、基
本回路内のMOSトランジスタはすべてonとなり、
電源電圧からグラウンドへの経路が生じることに
より、消費電力が大きくなるという欠点を有して
いる。本発明では、クロツクを用いることによつ
て、電源電圧からグラウンドへの経路を生じさせ
ないため、消費電力低減の利点もある。
ト情報D1〜Doが未確定でかつ、二つの制御端子
がともに“Ｈ”レベルに設定されている場合、基
本回路内のMOSトランジスタはすべてonとなり、
電源電圧からグラウンドへの経路が生じることに
より、消費電力が大きくなるという欠点を有して
いる。本発明では、クロツクを用いることによつ
て、電源電圧からグラウンドへの経路を生じさせ
ないため、消費電力低減の利点もある。
従つて、特に入力信号がダイナミツク動作をす
る回路のパリテイを生成するための高速・低消費
電力パリテイ回路を実現できる。
る回路のパリテイを生成するための高速・低消費
電力パリテイ回路を実現できる。
第１図は本発明の一実施例、第２図は本発明の
他の実施例、第３図は第２図の実施例のクロツク
タイミングの関係を示す図、第４図は従来構成の
パリテイ回路である。 １……相補制御信号によつて２個の入力端子と
２個の出力端子の接続をスイツチする基本回路、
２ａ，２ｂ……基本回路の入力端子、３ａ，３ｂ
……基本回路の出力端子、４ａ，４ｂ……基本回
路の制御信号端子、Q1，Q4……制御信号端子４
ｂが“Ｈ”レベルになる時onするトランジスタ、
Q2，Q3……制御信号端子４ａが“Ｈ”レベルに
なる時onするトランジスタ、D1〜Do……パリテ
イ検査されるビツト情報、1〜o……ビツト情
報D1〜Doの反転情報、VDD……電源電圧、Q5〜
Q9……クロツクによつてonするトランジスタ、
φ1〜φ3……クロツク、PC……パリテイ検査結果、
PC……パリテイ検査結果PCの反転情報。
他の実施例、第３図は第２図の実施例のクロツク
タイミングの関係を示す図、第４図は従来構成の
パリテイ回路である。 １……相補制御信号によつて２個の入力端子と
２個の出力端子の接続をスイツチする基本回路、
２ａ，２ｂ……基本回路の入力端子、３ａ，３ｂ
……基本回路の出力端子、４ａ，４ｂ……基本回
路の制御信号端子、Q1，Q4……制御信号端子４
ｂが“Ｈ”レベルになる時onするトランジスタ、
Q2，Q3……制御信号端子４ａが“Ｈ”レベルに
なる時onするトランジスタ、D1〜Do……パリテ
イ検査されるビツト情報、1〜o……ビツト情
報D1〜Doの反転情報、VDD……電源電圧、Q5〜
Q9……クロツクによつてonするトランジスタ、
φ1〜φ3……クロツク、PC……パリテイ検査結果、
PC……パリテイ検査結果PCの反転情報。
Claims (1)
- １ ２個の入力端子と２個の出力端子を有し、該
入力端子と出力端子の接続を相補の制御信号によ
り切替える複数の基本回路を縦続接続し、該複数
個の相補の制御信号のパリテイを生成するパリテ
イ回路において、前記縦続接続したすべての基本
回路の入力端子および出力端子をプリチヤージす
るプリチヤージ部と、前記縦続接続した初段の基
本回路の２個の入力端子に、前記複数個の相補の
制御信号のパリテイをチエツクする“Ｈ”レベル
および“Ｌ”レベルの２種の基準電圧を、スイツ
チを介して入力する基準電圧供給部を備えてなる
ことを特徴とするパリテイ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59227543A JPS61105645A (ja) | 1984-10-29 | 1984-10-29 | パリテイ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59227543A JPS61105645A (ja) | 1984-10-29 | 1984-10-29 | パリテイ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61105645A JPS61105645A (ja) | 1986-05-23 |
| JPS641808B2 true JPS641808B2 (ja) | 1989-01-12 |
Family
ID=16862546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59227543A Granted JPS61105645A (ja) | 1984-10-29 | 1984-10-29 | パリテイ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61105645A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04254616A (ja) * | 1991-02-07 | 1992-09-09 | Yamatomi Sangyo Kk | 建築物用布基礎の施工方法 |
-
1984
- 1984-10-29 JP JP59227543A patent/JPS61105645A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61105645A (ja) | 1986-05-23 |
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