JPH03250497A - シフトレジスタ - Google Patents
シフトレジスタInfo
- Publication number
- JPH03250497A JPH03250497A JP2046248A JP4624890A JPH03250497A JP H03250497 A JPH03250497 A JP H03250497A JP 2046248 A JP2046248 A JP 2046248A JP 4624890 A JP4624890 A JP 4624890A JP H03250497 A JPH03250497 A JP H03250497A
- Authority
- JP
- Japan
- Prior art keywords
- data
- output
- shift register
- circuit
- ring counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003111 delayed effect Effects 0.000 claims abstract description 4
- 230000001360 synchronised effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 8
- 102100038520 Calcitonin receptor Human genes 0.000 description 7
- 239000000470 constituent Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000015654 memory Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 101710178048 Calcitonin receptor Proteins 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、デジタル集積回路内に集積されるシフトレジ
スタに関する。
スタに関する。
（ロ）従来の技術
近年、デジタル技術を利用したデジタル信号処理装置の
開発が進んでいる。このようなデジタル信号処理装置は
、半導体集積回路として実用化され、対象となる信号特
有の機能を実現するための回路が数多く内蔵されている
。例えば、画像処理用では、１ライン分の映像信号を遅
延するラインメモリやデジタルフィルタのための遅延線
が内蔵される場合が多い。
開発が進んでいる。このようなデジタル信号処理装置は
、半導体集積回路として実用化され、対象となる信号特
有の機能を実現するための回路が数多く内蔵されている
。例えば、画像処理用では、１ライン分の映像信号を遅
延するラインメモリやデジタルフィルタのための遅延線
が内蔵される場合が多い。
従来、ラインメモリやデジタルフィルタのための遅延線
にはシフトレジスタが使用される。通常、集積回路に内
蔵されるシフトレジスタは、第５図の如＜ 、 Ｄ −
Ｆ Ｆ （］）を多数（１０ビットの場合は１０個）継
続接続し、クロック入力Ｃにデータ■）０、と同Ｍした
クロック信号ＣＬＫを共通に印加している。
にはシフトレジスタが使用される。通常、集積回路に内
蔵されるシフトレジスタは、第５図の如＜ 、 Ｄ −
Ｆ Ｆ （］）を多数（１０ビットの場合は１０個）継
続接続し、クロック入力Ｃにデータ■）０、と同Ｍした
クロック信号ＣＬＫを共通に印加している。
（ハ）発明が解決しようとする課題
しかしながら、従来のシフトレジスタは全てのビットの
Ｄ−ＦＦがクロック信号ＣＩ−Ｋによって同時に動作す
るため、ビット数が多くなると各々のＤ−ＦＦに流れる
電流が増え、消費電流が増大し、さらに、電源電圧の低
下によるのノイズの増加が問題となる。また、ビット数
が多くなるとそれだけＤ−ＦＦ（７）構成素子数が増加
し、集積回路」二に占める面積が大きくなる欠点がある
。
Ｄ−ＦＦがクロック信号ＣＩ−Ｋによって同時に動作す
るため、ビット数が多くなると各々のＤ−ＦＦに流れる
電流が増え、消費電流が増大し、さらに、電源電圧の低
下によるのノイズの増加が問題となる。また、ビット数
が多くなるとそれだけＤ−ＦＦ（７）構成素子数が増加
し、集積回路」二に占める面積が大きくなる欠点がある
。
（ニ）課題を解決するための手段
本発明は、上述した欠点に鑑みて創作されたものであり
、データ入力端子に一端が共通接続された複数の第１ス
イッチ素子と、該複数の第１スイッチ素子の他端に各々
接続された複数のデータ保持回路と、該複数のデータ保
持回路の出力に各々一端が接続され、他端が共通接続さ
れた複数の第２スインチ素子と、前記複数の第１スイン
チ素子及び第２スインチ素子の各々を順次制御するノン
グカウンタとを備えることにより、消費電流が小さく、
構成素子数の少ないシフトレジスタを提供するものであ
る。
、データ入力端子に一端が共通接続された複数の第１ス
イッチ素子と、該複数の第１スイッチ素子の他端に各々
接続された複数のデータ保持回路と、該複数のデータ保
持回路の出力に各々一端が接続され、他端が共通接続さ
れた複数の第２スインチ素子と、前記複数の第１スイン
チ素子及び第２スインチ素子の各々を順次制御するノン
グカウンタとを備えることにより、消費電流が小さく、
構成素子数の少ないシフトレジスタを提供するものであ
る。
（ホ）１１ヨ用
」二連の手段によれば、リングカウンタから順次出力さ
れる制御クロックにより、第１のスイッチ素子が順番に
オン及びオフを繰り返すため、データ入力端子の印加さ
れたデータは、オンした第１スイッチ素子を介してただ
一つのデータ保持回路に印加され、電流が流れるのはそ
のデータが印加され１こデータ保持回路だけとなる。さ
らに、第２のスイッチ素子もリングカウンタの制御クロ
ックにより順次オン及びオフを繰り返すため、データが
出力されるのは一つのデータ保持回路となり、電流が流
れるのはそのデータ保持回路だけとなる。従って、シフ
トレジスタを構成する複数のデータ保持回路の内、同時
に動作するデータ保持回路の数が少なくなり、消費電流
が減少する。また、シフトレジスタの構成が、第】スイ
ッチ素子゛、データ保持回路、及び、第２スイ・ノチ素
子となるため、全体の構成素子数が少なくなる。
れる制御クロックにより、第１のスイッチ素子が順番に
オン及びオフを繰り返すため、データ入力端子の印加さ
れたデータは、オンした第１スイッチ素子を介してただ
一つのデータ保持回路に印加され、電流が流れるのはそ
のデータが印加され１こデータ保持回路だけとなる。さ
らに、第２のスイッチ素子もリングカウンタの制御クロ
ックにより順次オン及びオフを繰り返すため、データが
出力されるのは一つのデータ保持回路となり、電流が流
れるのはそのデータ保持回路だけとなる。従って、シフ
トレジスタを構成する複数のデータ保持回路の内、同時
に動作するデータ保持回路の数が少なくなり、消費電流
が減少する。また、シフトレジスタの構成が、第】スイ
ッチ素子゛、データ保持回路、及び、第２スイ・ノチ素
子となるため、全体の構成素子数が少なくなる。
（へ）実施例
第１図は、本発明の実施例を示す回路図であり、Ｑ、〜
Ｑ、は第１のスイッチ素子であるＮチャンネル型のＭＯ
Ｓトランジスタ、Ｌ、〜Ｌ６はデータ保持回路をである
ラッチ回路、Ｑ、〜Ｑ ｌ ｔは第２のスイッチ素子で
あるＮチャンネル型のＭＯＳトランジスタ、Ｌ、は出力
用のラッチ回路、ＣＴＲは６ビントのリングカウンタで
ある。
Ｑ、は第１のスイッチ素子であるＮチャンネル型のＭＯ
Ｓトランジスタ、Ｌ、〜Ｌ６はデータ保持回路をである
ラッチ回路、Ｑ、〜Ｑ ｌ ｔは第２のスイッチ素子で
あるＮチャンネル型のＭＯＳトランジスタ、Ｌ、は出力
用のラッチ回路、ＣＴＲは６ビントのリングカウンタで
ある。
ＭＯＳトラ／ジスタＱ１〜Ｑ、のドレイン（またはソー
ス）は各々データ入力端子Ｄ＋＋ｉに共通接続され、各
々のソース（またはトレイン）は、各ラッチ回路り、〜
Ｌ ｇの入力に個別に接続される。
ス）は各々データ入力端子Ｄ＋＋ｉに共通接続され、各
々のソース（またはトレイン）は、各ラッチ回路り、〜
Ｌ ｇの入力に個別に接続される。
また、ＭＯＳトランジスタＱ１〜Ｑ、のゲートには、リ
ングカウンタＣＴＲの出力Ｃ１〜Ｃ，が各々個別に印加
されている。ラッチ回路Ｌ１〜Ｌ２、Ｌ、は、各々、Ｃ
−ＭＯＳインバータ（１）と、Ｃ−ＭＯＳインバータ（
１）の入力と電源ＶＤＤ間に接続され、ゲートがＣ−Ｍ
ＯＳインバータ（１）の出力に接続されたＰチャンネ
ルＭＯ５）ランジスタ（２）とから構成される。ラッチ
回路Ｌ１〜Ｌ６の出力は、各々個別にＭＯ５＋−ランジ
スタＱ、〜Ｑ Ｉｔのドレイン（またはソース）に接続
され、ＭＯＳトランジスタＱ７〜Ｑ１．のソース（また
はトレイン）は、ランチ回路り、の入力に共通接続され
る。さらに、ＭＯＳトランジスタＱ、〜Ｑ ＋２のデー
トには、ＭＯＳトランジスタＱ１〜Ｑ６と同様に、リン
グカウンタＣＴ Ｒの出力Ｃ１〜Ｃ６が各々１１Ａ＋別
に印加されるが、ＭＯ５）ランジスタＱ、〜Ｑ６の動作
タイミングから１ビット早（Ｍ ＯＳ ＋−ランジスタ
Ｑ、〜Ｑ １２が動作するように制御される。
ングカウンタＣＴＲの出力Ｃ１〜Ｃ，が各々個別に印加
されている。ラッチ回路Ｌ１〜Ｌ２、Ｌ、は、各々、Ｃ
−ＭＯＳインバータ（１）と、Ｃ−ＭＯＳインバータ（
１）の入力と電源ＶＤＤ間に接続され、ゲートがＣ−Ｍ
ＯＳインバータ（１）の出力に接続されたＰチャンネ
ルＭＯ５）ランジスタ（２）とから構成される。ラッチ
回路Ｌ１〜Ｌ６の出力は、各々個別にＭＯ５＋−ランジ
スタＱ、〜Ｑ Ｉｔのドレイン（またはソース）に接続
され、ＭＯＳトランジスタＱ７〜Ｑ１．のソース（また
はトレイン）は、ランチ回路り、の入力に共通接続され
る。さらに、ＭＯＳトランジスタＱ、〜Ｑ ＋２のデー
トには、ＭＯＳトランジスタＱ１〜Ｑ６と同様に、リン
グカウンタＣＴ Ｒの出力Ｃ１〜Ｃ６が各々１１Ａ＋別
に印加されるが、ＭＯ５）ランジスタＱ、〜Ｑ６の動作
タイミングから１ビット早（Ｍ ＯＳ ＋−ランジスタ
Ｑ、〜Ｑ １２が動作するように制御される。
尚、この回路においては、リングカウンタＣＴＲの構成
素子数を除いて、ＭＯＳトランジスタが３３個で構成で
きる。
素子数を除いて、ＭＯＳトランジスタが３３個で構成で
きる。
次に、第１図に示されたシフトレジスタの動作を第２図
を参照して説明する。リングカウンタＣＴ Ｒが、デー
タＤＩＮに同期したクロック信号ＣＬＫを計数するに従
って、出力信号Ｃ１〜Ｃ６が順次出力される。出力Ｃ１
が出力されると、ＭＯＳ）ランジスタＱ１がオンし、デ
ータ入力端子ＤＩＮに印加されたデータの１ビット目り
、がラッチ回路Ｌ１に保持される。同様にして、出力Ｃ
、−Ｃ、が出力されるに従って、データＤ、〜Ｄ、が順
次ラッチ回路り、に入力され、保持される。次に、出力
Ｃ６が出力されると、ＭＯＳトランジスタＱ７がオンし
て、ラッチ回路Ｌ１に保持されたデータＤ、が出力用の
ラッチ回路Ｌ７に出力され、保持される。一方、出力Ｃ
，の出力により、ＭＯ３Ｉ−ランジスタＱ、がオンする
ため、データＤ、がラッチ回路り、に印加され保持され
る。そして、再び出力Ｃ７が出力されると、ラッチ回路
り、に保持されたデータＤ、がＭＯＳトランジスタＱ、
を介して出力され、データＤ、がラッチ回路Ｌ１に保持
される。
を参照して説明する。リングカウンタＣＴ Ｒが、デー
タＤＩＮに同期したクロック信号ＣＬＫを計数するに従
って、出力信号Ｃ１〜Ｃ６が順次出力される。出力Ｃ１
が出力されると、ＭＯＳ）ランジスタＱ１がオンし、デ
ータ入力端子ＤＩＮに印加されたデータの１ビット目り
、がラッチ回路Ｌ１に保持される。同様にして、出力Ｃ
、−Ｃ、が出力されるに従って、データＤ、〜Ｄ、が順
次ラッチ回路り、に入力され、保持される。次に、出力
Ｃ６が出力されると、ＭＯＳトランジスタＱ７がオンし
て、ラッチ回路Ｌ１に保持されたデータＤ、が出力用の
ラッチ回路Ｌ７に出力され、保持される。一方、出力Ｃ
，の出力により、ＭＯ３Ｉ−ランジスタＱ、がオンする
ため、データＤ、がラッチ回路り、に印加され保持され
る。そして、再び出力Ｃ７が出力されると、ラッチ回路
り、に保持されたデータＤ、がＭＯＳトランジスタＱ、
を介して出力され、データＤ、がラッチ回路Ｌ１に保持
される。
上述の動作を繰り返すことにより、データ入力端子ＤＩ
）Ｉに印加されたデータは、クロック信号ＣＬＫの５ビ
ット分遅延されてる出力されることになり、所謂、５ビ
ットのシフトレジスタが構成される。
）Ｉに印加されたデータは、クロック信号ＣＬＫの５ビ
ット分遅延されてる出力されることになり、所謂、５ビ
ットのシフトレジスタが構成される。
また、１ビットをシフトする際に、動作状態となるのは
、データを入力するラッチ回路と、保持したデータを出
力するラッチ回路の２個だけであるため、そのラッチ回
路のみに電流が流れるだけとなる。
、データを入力するラッチ回路と、保持したデータを出
力するラッチ回路の２個だけであるため、そのラッチ回
路のみに電流が流れるだけとなる。
第３図は、本発明の他の実施例を示す回路図であり、第
１図に示されたシフトレジスタを２段継続接続したもの
であり、各段のＭＯＳ）ランジスタＱ１〜Ｑ、及びＭＯ
ＳトランジスタＱ、〜Ｑは、共通にリングカウンタＣＴ
Ｒによって制御される。
１図に示されたシフトレジスタを２段継続接続したもの
であり、各段のＭＯＳ）ランジスタＱ１〜Ｑ、及びＭＯ
ＳトランジスタＱ、〜Ｑは、共通にリングカウンタＣＴ
Ｒによって制御される。
第４図は第３図に示された回路の動作を示すタイミング
図であり、１段目のシフトレジスタＳ Ｒ１の出力り。
図であり、１段目のシフトレジスタＳ Ｒ１の出力り。
ＵＴＩは、上述の如く、入力データが５ビット遅延され
た出力となり、２段目のシフトレジスタＳＲ２の出力り
。Ｕ□は、さらに５ビット遅延された出力となる。従っ
て、第３図に示された回路は、ｌＯビットのシフトレジ
スタとなる。
た出力となり、２段目のシフトレジスタＳＲ２の出力り
。Ｕ□は、さらに５ビット遅延された出力となる。従っ
て、第３図に示された回路は、ｌＯビットのシフトレジ
スタとなる。
このように、第１図に示されたシフトレジスタを０段継
続接続することにより、５Ｘｎビットのシフトレジスタ
が構成できる。この場合、ビット数が大きいシフトレジ
スタを構成した場合の消費電流は、従来のシフトレジス
タに比べて大幅に減少する。
続接続することにより、５Ｘｎビットのシフトレジスタ
が構成できる。この場合、ビット数が大きいシフトレジ
スタを構成した場合の消費電流は、従来のシフトレジス
タに比べて大幅に減少する。
また、一般に、Ｄ−ＦＦは、ＭＯＳ）ランジスタが８個
で形成されるため、従来の２０ビットのシフトレジスタ
は、１６０個のＭＯＳ）ランジスタが必要になるが、本
発明による２０ビットのシフトレジスタでは、１３２個
のＭＯＳトランジスタで構成できる。特に、リングカウ
ンタＣＴＲは、各段のシフトレジスタに共通に使用でき
るので、ビット数が多くなればなるほど、構成素子数の
減少の効果は顕著になる。
で形成されるため、従来の２０ビットのシフトレジスタ
は、１６０個のＭＯＳ）ランジスタが必要になるが、本
発明による２０ビットのシフトレジスタでは、１３２個
のＭＯＳトランジスタで構成できる。特に、リングカウ
ンタＣＴＲは、各段のシフトレジスタに共通に使用でき
るので、ビット数が多くなればなるほど、構成素子数の
減少の効果は顕著になる。
（ト）発明の効果
上述の如く本発明によれば、データに同期したクロック
信号の立ち上がり及び立ち下がり時に流れる電流を減少
することができ、電源電圧の低下を招くこともなくなり
、ノイズの発生を防止することができると共に全体とし
ての消費電流を減少することができる。特に、ビット数
が大きいシフトレジスタの場合には、その効果は大きく
なる。
信号の立ち上がり及び立ち下がり時に流れる電流を減少
することができ、電源電圧の低下を招くこともなくなり
、ノイズの発生を防止することができると共に全体とし
ての消費電流を減少することができる。特に、ビット数
が大きいシフトレジスタの場合には、その効果は大きく
なる。
更に、シフトレジスタを構成するための素子数を大幅に
減少できるので、半導体集積回路上にシフトレジスタが
占める面積の割合が小さくできる利点がある。
減少できるので、半導体集積回路上にシフトレジスタが
占める面積の割合が小さくできる利点がある。
第１図は本発明の実施例を示す回路図、第２図は第１図
に示された回路の動作を示すタイミング図、第３図は本
発明の他の実施例を示す回路図、第４図は第３図に示さ
れた実施例の動作を示すタイミング図、第５図は従来例
を示す回路図である。 Ｑ１〜Ｑ、、Ｑ、〜Ｑ１．・・・ＭＯＳトランジスタ、
Ｌ、〜Ｌ、、Ｌ、・・・ラッチ回路、ＣＴＲ・・・リン
グカウンタ、ＤＩＮ・・・データ入力端子
に示された回路の動作を示すタイミング図、第３図は本
発明の他の実施例を示す回路図、第４図は第３図に示さ
れた実施例の動作を示すタイミング図、第５図は従来例
を示す回路図である。 Ｑ１〜Ｑ、、Ｑ、〜Ｑ１．・・・ＭＯＳトランジスタ、
Ｌ、〜Ｌ、、Ｌ、・・・ラッチ回路、ＣＴＲ・・・リン
グカウンタ、ＤＩＮ・・・データ入力端子
Claims (3)
- （１）データ入力端子に一端が共通接続された複数の第
１スイッチ素子と、 該複数の第１スイッチ素子の他端に各々接続された複数
のデータ保持回路と、 該複数のデータ保持回路の出力に各々一端が接続され、
他端が共通接続された複数の第２スイッチ素子と、 前記複数の第１スイッチ素子及び第２スイッチ素子の各
々を順次制御するリングカウンタとを備えたシフトレジ
スタ。 - （２）前記複数の第１スイッチ素子の制御タイミングが
前記複数の第２スイッチ素子の制御タイミングより前記
リングカウンタの１ビット出力分遅延されることを特徴
とするシフトレジスタ。 - （３）前記複数の第１スイッチ、複数のデータ保持回路
及び複数の第２スイッチを備えたシフトレジスタが複数
継続接続され、各段の第１スイッチ及び第２スイッチが
共通の前記リングカウンタで制御されることを特徴とす
る請求項第１項記載のシフトレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2046248A JPH03250497A (ja) | 1990-02-27 | 1990-02-27 | シフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2046248A JPH03250497A (ja) | 1990-02-27 | 1990-02-27 | シフトレジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03250497A true JPH03250497A (ja) | 1991-11-08 |
Family
ID=12741856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2046248A Pending JPH03250497A (ja) | 1990-02-27 | 1990-02-27 | シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03250497A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7630275B2 (en) | 2006-08-21 | 2009-12-08 | Elpida Memory, Inc. | Latency counter |
-
1990
- 1990-02-27 JP JP2046248A patent/JPH03250497A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7630275B2 (en) | 2006-08-21 | 2009-12-08 | Elpida Memory, Inc. | Latency counter |
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