JPH0322054A - キャッシュ回路 - Google Patents

キャッシュ回路

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Publication number
JPH0322054A
JPH0322054A JP1157629A JP15762989A JPH0322054A JP H0322054 A JPH0322054 A JP H0322054A JP 1157629 A JP1157629 A JP 1157629A JP 15762989 A JP15762989 A JP 15762989A JP H0322054 A JPH0322054 A JP H0322054A
Authority
JP
Japan
Prior art keywords
data
address
processor
storage device
main storage
Prior art date
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Pending
Application number
JP1157629A
Other languages
English (en)
Inventor
Shinichi Kozu
神津　信一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPH0322054A publication Critical patent/JPH0322054A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はキャッシュ回路に関し、特にリードスル一方式
のキャッシュ回路に関する。
〔従来の技術〕
従来、この種のキャッシュ回路は、第３図に示された回
路ブロック構或となっており、第４図に示されたフロー
チャートのように動作していた。
データ・読み出しリクエストがあると、キャッシュアク
セスを行ない、アドレスタグ２Ａ，２Ｂのアドレスとプ
ロセッサ１０から入力されたアドレスとを比較器３Ａ，
３Ｂで比較し、ミスヒットが判明してからＬＲＵビット
４に従ってブロック更新のために主記憶装置２０のデー
タ・リードを開始するという制御になっていた。
〔発明が解決しようとする課題〕
上述した従来のキャッシュ回路は、キャッシュ・ミスヒ
ットが判明してから主記憶装置２０のデータ・リード，
ブロック更新を開始する構戊となっているので、ブロッ
ク更新時間が長いという欠点がある。
本発明の目的は、ブロック更新時間を短縮することがで
きるキャッシュ回路を提供することにある。
〔課題を解決するための手段〕
本発明のキャッシュ回路は、主記憶装置のデータの一部
を格納しておき、プロセッサの指定するアドレスからデ
ータを読み出すデータメモリと、前記データメモリに格
納されているデータの主記憶装置上でのアドレスとデー
タの有効性を示すバリッドビットとを保持するアドレス
タグと、前記アドレスタグの出力と前記プロセッサから
のアドレスとを比較しキャッシュ・ヒット／ミスヒット
の判定を行なう比較器と、キャッシュ・ミスヒット時に
書き換えるブｐツクを示すＬＲＵビットと、ヒットした
前記データメ゛モリからのデータを選択し出力するセレ
クタと、前記プロセッサの指定する前記主記憶装置のア
ドレスから読出されたデータを一時保持しデータメモリ
に書込むロードバッファと、前記セレクタからのデータ
が前記プロセッサへ伝達された後前記主記憶装置へのア
クセスを停止させ、かつ各部の動作を制御する制御部と
を有している。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
。
第１図は本発明の一実施例を示すブロック図である。
この実施例は、主記憶装置２０のデータの一部を格納し
ておき、プロセッサｌＯの指定するアドレスからデータ
を読出すデータメモリＩＡ，　　ＩＢと、データメモリ
ＬＡ，　　ｌｅに格納されているデータの主記憶装置２
０上でのアドレスとデータの有効性を示すバリッド・ビ
ットとを保持するアドレスタグ２Ａ，’２Ｂと、このア
ドレスタグ２Ａ，２！！の出力とプロセッサ１０からの
アドレスとを比較しキャッシュ・ヒット／ミスヒットの
判定を行う比較器３Ａ，３Ｂと、キャッシュ・ミスヒッ
ト時に書き換えるブロックを示すＬＲＵビットと、ヒッ
トしたデータメモリ　（２Ａ．　　２Ｂ）からのデータ
を選択して出力するセレクタ５と、このセレクタ５から
のデータをプロセッサ１０へ伝達する入出力コントロー
ラ６と、フロセッサｌＯの指定する主記憶装置２０のア
ドレスから読出されたデータを一時保持しデータメモリ
ＩＡ，１．に書込むロードバッファ７を、セレクタ５，
入出力コントローラ６からのデータがプロセッサへ伝達
された主記憶装置２０へのアクセスを停止させ、かつ各
部の動作を制御する制御部８とを有する構或となってい
る。
次に、この実施例の動作について説明する。
第２図はこの実施例の動作を説明するためのフローチャ
ートである。
プロセッサ１０よりデータ読み出しリクエストを受け取
ると、プロセッサ１０側からのアドレスでデータメモリ
ＩＡ，ＩＢとアドレスタグ２Ａ，２．のデータが読み出
される。
これと並行してプロセッサｌＯ側からのアドレスで主記
憶装置２０へのアクセスも開始される。
主記憶装置２０から読み出されたデータはロードバッフ
ァ７に書き込まれる。
アドレスタグ２Ａ，２．の出力は比較器３Ａ，３Ｂでプ
ロセッサｌＯ側からのアドレスと比較されてヒット／ミ
スヒットの判定が行なわれる。ヒットした場合、データ
メモ！ＪＩＡ，Ｉｎの出力のうちヒットした側のデータ
出力をセレクタ５で選択し、入出力コントローラ６にデ
ータを送る。入出力コントローラ６は読み出されたデー
タをプロセ，サｌＯ側に送り、同時に、開始されている
主記憶装置２０へのアクセスを中止する。
ミスヒットの場合には主記憶装置２０へのアクセスを続
行し，ＬＲＵビット４の出力に従って一一ドバッファ７
経由でブロック更新を行なう。
そしてプロセッサ１０側にデータを送り、キャッシュア
クセスを終了する。
〔発明の効果〕
以上説明したように本発明は、データ読み出し時にキャ
ッシュへのアクセスを開始するのと平行して主記憶装置
へのアクセスを開始し主記憶装置から読み込んで来たデ
ータをロードバッファに保持することにより、キギッシ
ュ・ミスヒット時のブロック更新時間を短縮することが
できる効果と、キャッシュ・ヒット時には開始している
主記憶装置へのアクセスを中止することにより、キャッ
シュ・アクセス時間の増加を防止することができるとい
う効果がある。
レスタグ、３Ａ，３Ｂ・・・・・・比較器、４・・・・
・・ＬＲＵビット，５．５Ａ・・・・・・セレクタ、６
，６Ａ・・・・・・入出カコントローラ、７・・・・・
・ロードバッファ、８，８Ａ・・・・・・制御部、１０
・・・・・・プロセッサ、２０・・・・・・主記憶装置
。

Claims (1)

    【特許請求の範囲】
  1. 主記憶装置のデータの一部を格納しておき、プロセッサ
    の指定するアドレスからデータを読み出すデータメモリ
    と、前記データメモリに格納されているデータの主記憶
    装置上でのアドレスとデータの有効性を示すバリッドビ
    ットとを保持するアドレスタグと、前記アドレスタグの
    出力と前記プロセッサからのアドレスとを比較しキャッ
    シュ・ヒット／ミスヒットの判定を行なう比較器と、キ
    ャッシュ・ミスヒット時に書き換えるブロックを示すＬ
    ＲＵビットと、ヒットした前記データメモリからのデー
    タを選択し出力するセレクタと、前記プロセッサの指定
    する前記主記憶装置のアドレスから読出されたデータを
    一時保持しデータメモリに書込むロードバッファと、前
    記セレクタからのデータが前記プロセッサへ伝達された
    後前記主記憶装置へのアクセスを停止させ、且つ各部の
    動作を制御する制御部とを有することを特徴とするキャ
    ッシュ回路。
JP1157629A 1989-06-19 1989-06-19 キャッシュ回路 Pending JPH0322054A (ja)

Priority Applications (1)

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JP1157629A JPH0322054A (ja) 1989-06-19 1989-06-19 キャッシュ回路

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JP1157629A JPH0322054A (ja) 1989-06-19 1989-06-19 キャッシュ回路

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Publication Number Publication Date
JPH0322054A true JPH0322054A (ja) 1991-01-30

Family

ID=15653902

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JP1157629A Pending JPH0322054A (ja) 1989-06-19 1989-06-19 キャッシュ回路

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