JPH03224243A - 速度変調トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は速度変調トランジスタに関し、特に二重量子井
戸構造を利用巳な速度変調トランジスタに関する。

（ロ）従来の技術 ヘテロ接合トランジスタにおいては、電子供給層である
広い禁止帯幅の半導体と電子の高移動が可能な狭い禁止
帯幅の半導体が接合することにより形成されるヘテロ界
面の該狭い禁止帯幅の半導体側をチャネルとし、このチ
ャネルを流れる電子の濃度を調整することによりスイッ
チングを行なっている。従って、電子の充放電の時間が
該ヘテロ接合トランジスタの動作速度を決定する。

この速度制限を克服するために、従来、電子の速度を調
整することにより、スイッチングを行なうヘテロ接合ト
ランジスタが提案されている（Ｈ，５ａｋａｋｉ；Ｊｐ
ｎ、Ｊ、、Ａｐｐｌ、Ｐｈｙｓ、　　２１　（１９８２
）　Ｌ３８１参照）。

このへテロ接合トランジスタは速度変調トランジスタと
呼ばれており、不純物濃度の異なる２つのチャネル層に
形成される２つのへテロ接合と２つのへテロ接合を挟み
込む形の２つのゲート電橿を備えたものである。そして
、前記ゲート電極のゲートバイアスを変化させることに
よってキャリアの流れるチャネルを変えることができる
。

ゲートバイアス（ΔＶｇ）に対するチャネルコンブタン
スの変化（ΔＧ）は ΔＧ　”　Ｑ　／ｌ　＋ｌｌΔＮ　＋　ｑ　ＮΔμ−７
て与えられる。ここで、ｑはキャリアの電荷、〆１．．
．はキャリアの移動度、ΔＮはキャリア濃度の変ｆヒ分
、Δメｌｅ、、はキャリア移動度の変化分を表ノフ　ず
つ この従来技術では２つのゲート電極が必要であン、しか
ら、その一方は該速度変調トランジスタの内部に設ける
必要がある。

そこで、１つのゲート電極で上述と同様の動作が可能な
速度変調トランジスタが提案されている（奥野他；第５
０回応用物理学会学術講演会予稿集（１９８９）１０６
８参照）。

第３図はこの１つのゲート電極を備えた速度変調トラン
ジスタの概略断面図である。以下にこの速度変調トラン
ジスタの製造方法を説明する。

半絶縁性Ｇ　ａ　Ａ　Ｓ基板３１−ｈｉｍＧａＡｓ層３
２、ｎ型のＡｌＧａＡｓ層３；３、ｎ型のＧａＡｓ層３
４、ＡｌＧａＡｓ層３５、ＧａＡｓ層３６、ｎ型の、Ａ
　Ｉ　Ｇ　ａ　Ａ　ｓ層３７、及びｎ型のＧ　ａ　、Ａ
　ｓ層３８を順次形成する。その後、ｎ型のＧａＡｓ層
３８の一部分を除去することにより露出されたｎ型のＡ
ｌＧａＡｓ層３７上にゲート電極３９を形成し、ｎ型の
Ｇ　ａ　、Ａ　ｓ層３８上にソース電極４０及びドレイ
ンを極４１を形成する二とにより１つのデー）！極を備
えた速度変調トランジスタが完成する。なお、ＧａＡｓ
層３６の膜厚をｎ型のＧａＡｓ層３４のそれよりも大き
くしている。

この速度変調トランジスタは二種類のチャネル層（Ｇａ
Ａｓ層３４．３６）を障壁層（、ＡｌＧａＡｓ層３５）
で隔てた構造を採り、ゲートバイアスを印加しない状態
では、ＧａＡｓ層３４中で最も低い量子準位（第１準位
）゛はＧａＡｓ層３６中で最も低い量子準位（第２準位
）より高いので、該トランジスタ中で最も低い量子準位
の電子は広い井戸幅（膜厚）のチャネル層（Ｇ　ａ　Ａ
　ｓ層３（５に局在し、該トランジスタ中で２番目に低
い量子＄位の電子は狭い井戸幅のチャネル層（ＧａＡ　
ｓ　讐：（−１１に局在する。また、この速度変調トラ
ンジスタでは、狭い井戸幅のチャネル層（ＧａＡｓ層３
４）にのみＳｉをドープしているので、この狭い井戸幅
のチャネル層内の電子移動度が広い井戸幅のチャネル層
内のそれよりも低くなる。

而って２．Ａ　Ｉ　Ｇ　ａ　Ａ　ｓ層３７上のゲート電
極３９に負のゲートバイアスを印加することにより、電
子の流れるチャネルを電子移動度の高い広い井戸幅のチ
ャネル層から電子移動度の低い狭い井戸幅のチャネル層
に変えることで、スイッチングを行なうことができる。

すなわち、広い井戸幅のチャネル層にゲートバイアスを
印加することにより、第１準位が第２準位より低くなる
ことを利用してスイッチングを行なうことができる。

（ハ）発明が解決しようとする課題 従来、２つのチャネル音とも禁止帯幅は同一であるｔ２
層ともＧ　ａ　Ａ、ｓ層）ため、ゲートバイアスを印加
しない状態で：！、第１準位が第２＄位より高いために
、Ｇ　ａ　Ａｓ層の膜厚を適当に制御していたが、これ
で得られる第１準位と第２＄位の間のエネルギー差には
限界がある。

すなわち、第３図の速度変調トランジスタでは、第１準
位と第２準位の間のエネルギー差（約０．１ｅ〜′）が
小さいため、室温おいてゲートバイアスを印加しない状
態では、２つのチャネル層内に電子が存在し、速度変調
効果が小さいという問題がある。

本発明は上記問題に鑑で為された乙のであり、従来に比
して速度変調効果が大きい速度変調トランジスタを提供
しようとするものである。

（ニ）課題を解決するための手段 本発明は、半絶縁性基板上に形成された第１の障壁層と
、前記第１の障壁層上に形成された第１のチャネル層と
、前記第１のチャネル層上に形成された第２の障壁層と
、前記第２の障壁層上に形成された第２のチャネル層と
、前記第２のチャネル層上に形成された第３の障壁層と
、前記第３の障壁層上に形成された入出力を極及び制御
電極と、からなり、前記第２のチャネル層の禁止帯幅が
前記第１のチャネル層のそれよりも小さいことを特徴と
する速度変調トランジスタである。

（ホ）作　用 本発明によれば、チャネル層の膜厚の制御に加えて、第
２のチャネル層の禁止帯幅を第１のチャネル層のそれよ
りも小さくすることによっても第１準位と第２準位の間
のエネルギー差を得ることができるので、室温において
ゲートバイアスを卵子しない状態での第１のチャネル層
に電子が存在する確率は従来に比して低くなる。

（へ）実施例 第１図（ａ）は本発明の第１の実施例の速度変調トラン
ジスタの概略断面図である。以下にこの速度変調トラン
ジスタの製造方法を説明する。

半絶縁性ＧａＡｓ基板（半絶縁性基板）ｌ上にＧａＡｓ
層２、Ｓｉをドープしたｌｌ型のＡｌＧａＡｓ層（第１
の障壁層）３、Ｓｉをドープしたｎ型のＧ　ａ　Ａ　ｓ
層（第１のチャネル層）４、ＡｔＧ　ａ　Ａ　ｓ層（第
２の障壁層＞５、Ｉ　ｎＧａＡｓ層（第２のチャネル層
）（Ｉｎ松成比０．２５）６、Ｓ】をドープしたｎ型の
ＡｌＧａＡｓ層（第３の障壁層＝ＡＩ組成比０．３）７
、及びＳｌをドープしたｎ型のＧａＡｓ層８を順次形成
する。

その後、ｎ型のＧａＡｓ層８の一部分を除去することに
より露出されたｎ型の、へ１ＧａＡｓ層７上にゲート電
極（制御１を極）９を形成し、ｎ型のＧ　ａ　、Ａ　ｓ
層８上にソース電極ｒ入力電極）１０及びドレイン電極
（出力電極）１１を形成することにより本発明の第１の
実施例の速度変調トランジスタが完成する。ここで、Ｇ
　ａ　Ａ　ｓ　層４の禁止帯幅Ｅｇは約１．４２ｅＶ、
ＩｎＧａＡｓ層６の禁止帯幅Ｅｇは約１．０８ｅＶとな
る。なお、ＧａＡｓ層４の膜厚を７０人、Ｉ　ｎＧａＡ
ｓ層６の膜厚を１００人とした。

斯様な速度変調トランジスタのゲート電極９にバイアス
Ｖ　ｇを印加せずに、ソース電極１０とドレイン電極１
１間に直流電圧を印加した状態のゲート直下の伝導帯バ
ンド構造は第２図（ａ）に示す如くなる。この図からし
明らかなように、電子はＩ　ｎ　Ｇ　ａ　Ａ　ｓ層６中
を流れており、電子移動度は８００００ｍ’、・ｖｓと
大きく、これは速度変調トランジスタのＯＮ状態に相当
する。なお、図中の数値は計算により求めた概算値であ
る。

また、上述の状態において、ゲート電極９にバイアスｖ
　ｇを印加すると、ゲート直下の伝導帯バンド構造は第
２図（ｂ）に示す如くなる。この図からも明らかなよう
に、バイアスＶｇにより生じるｔ界及びトンネリング効
果により、電子はＩｎＧ　ａ　、Ａ　ｓ層６からＧａＡ
ｓ層４に高速で移動し、電子はＧａＡｓ層４中を流れる
が、ＧａＡｓ層４はＳｌがドープされているので、電子
移動度は２０００ｃｍ”７ＶＳと小さく、これは速度変
調トランジスタのＯＦＦ状態に相当する。

上述の如く、本発明の速度変調トランジスタのスイッチ
ング時間は電子がＩ　ｎＧａＡｓ層６からＧ　ａ　、Ａ
　ｓ層４に移動する時間で決まり、この時間は電子の充
放電に要する時間に比して小さい。また、第ｔｉｅ位と
第２準位とのエネルギー差は約０　、２２　ｅ　Ｖとな
り、ｉ＄３図で示した従来技術のエネルギー差約０．１
ｅＶを大幅に上回る。つまフ、本発明の速度変調トラン
ジスタは室温での速度変調効果が従来技術に比して大き
くなる。

第１図（ｂ）は本発明の第２の実施例の速度変調トラン
ジスタの概略断面図である。以下にこの速度変調トラン
ジスタの製造方法を説明する。

半絶縁性ＩｎＰ基板（半絶縁性基板）１５上にＩ　ｎＧ
ａＡｓ層１６、Ｓｉをドープしたｎ型の１ｎＡＩＡｓ層
（第１の障壁層）１７、Ｓｉをドープしたｎ型のＩ　ｎ
　Ｇ　ａ　Ａ　１　、Ａ　ｓ層（第１のチャネル層）１
８、ＩｎＡｌＡｓ層（第２の障壁層）１９、ＩｎＧａＡ
ｓ層（第２のチャネル層）（Ｉｎ組成比０．５３）２０
．Ｓｉをドープしたｎ型のＩ　ｎ　Ａ　Ｉ　Ａ　ｓ層（
第３の障壁層）（Ｉｎ組成比０．３２）２１、及びＳｌ
をドープしたｎ型のＩ　ｎＧａＡｓ層２２を順次形成す
る。その後、ｎ型のＩ　ｎＧａＡｓ層２２の一部分を除
去することにより露出されたｎ型のＩｎＡｌＡｓｎＧａ
Ａｓ層２１上！（制御電極）２３を形成し、ｎ型のＩ　
ｎ　Ｇ　ａ　ＡＳ層２２上にソース１を極（入力電極）
２１及びドレ、イン電極（出力電極）２５を形成するこ
とによＩ）本発明の第２の実施例の速度変調トランジス
タが完成する。

ここで、ＩｎＧａＡｌＡｓ層１８の禁止帯幅Ｅｇは約１
．’１ＯｅＶ、ｒ−ｎ　Ｇ　ａ　Ａ　８層２０の禁止帯
幅Ｅｇは約０．７５ｅ〜′となる。なお、ＩｎＧａＡｌ
Ａｓ層１８の膜厚を７０人、ＩｎＧａＡｓ層２０の膜厚
を１００人としたつ 斯様な速度変調）・ランジスタのゲーｈｔ極２３にバイ
アスＶｇを印加せずに、ソースを極２４とドレイン電極
２５間に直流電圧を印加すると、電子はＩ　ｎＧａＡｓ
層２０中を流れ、電子移動度は１１０００ｃｍ”、／ｖ
　ｓと大きく、これは速度変調トランジスタのＯＮ＃、
態に相当する。

また、上述の状態において、ゲート電極２３にバイアス
〜“ｇを印加すると、バイアスＶｇにより生じる電界及
びトンネリング効果により、電子はＩ　ｎ　Ｇ　ａ　Ａ
　８層２０からＩｎＧａＡｌＡｓ層１８に高速で移動し
、電子はＩ　ｎＧａＡ　ＩＡｓＡｓ層中８中れるが、Ｉ
　ｎ　Ｇ　ａ　、Ａ　Ｉ　Ａ　５層１８はＳｌがドープ
されているので、電子移動度は１０００ｃｍ　’　／〜
・Ｓと小さく、これは速度変調トランジスタのＯＦＦ状
態に相当する。

上述の如く、本発明の速度変調トランジスタのスイッチ
ング時間は電子がＩ　ｎ　Ｇ　ａ　Ａ　ｓ　層２０から
Ｉ　ｎ　Ｇ　ａ　Ａ　ｌ　Ａ　５層１８に移動する時間
で決まり、この時間は電子の充放電に要する時間に比し
て小さい。また、第１準位と第２準位とのエネルギー差
は約０．２５　ｅ〜′となり、これは第１の実施例より
も大きく、かつ、ＩｎＧａＡｓ層２０のＩｎ組成比が第
１の実施例に比して大きいため、第１の実施例に比して
電子移動度も大きい。従って、本発明の第２の実施例の
速度変調トランジスタら室温での速度変調効果が大きく
、しかも、第１の実施例のそれよりも大きい。

上述の第１の実施例において、Ｉ　ｎＧａＡｓ層６のＩ
ｎ組成比を０．２とした速度変調トランジスタ（サンプ
ルＡ）の第１基準と第２基準のエネルギー差は０．１８
ｅＶとなり、また、Ｉｎ組成比を０．３５とした速度変
調トランジスタ（サンプルＢ）の第１準位と第２準位の
エネルギー差は約０．２９ｅＶヒなる。

二ｔ１からＩ　ｎＧａＡｓ層のＩｎ［成比を大きく、す
なわち、禁止帯幅を小さくしていくに従い第１準位と第
２＄位のエネルギー差が大きくなることが理解できる。

室温での動作のみを考慮すると、Ｉ　ｎＧａＡｓ層６の
Ｉｎ＼組成比を大きくすることが望ましい。

Ｌか−ながら、Ｉ　ｎ　Ｇ　ａ　、Ａ　ｓ壱６のＩｎ組
成比を大きくすると、Ａ　Ｉ　Ｇ　ａ、Ａ　ｓ層５との
格子歪が大きくなることに起因する転位が発生し、電子
移動度が低下する。

電子移動度は、サンプルＡでは７６　Ｑ　Ｏｃｍ’、／
％’−５、サンプルＢて”は４０００ｃｍ’、／ｖ−ｓ
とな〕、第１準位と第２準位のエネルギー差のみを考Ｊ
、ゼしてＩｎ組成比を大きくすると、大幅に電子移＃′
Ｊ度が低下する。

以下では、この電子移動度を低下させることなく大きい
第１準位と第２準位のエネルギー差を得ることができる
速度変調トランジスタについて説明する。

第４図は本発明の第３の実施例の速度変調トランジスタ
の概略断面図であり、第１の実施例と同一部位には同一
符号を付し、その説明は省略する。

第３の実施例が第１の実施例と異なる点は、Ｉ　ｎＧａ
Ａｓ層６に代えて、４分子層のＩｎＧａＡｓ層（Ｉｎ組
成比０，５）と２分子層のＧａＡｓ層を交互に積層した
超格子膜を用いたところにある。本実施例では、超格子
膜を６層のＩｎＧａＡｓ層と５層のＧａＡｓ層（合計膜
厚９５入りで構成した。この超格子膜のＩｎ組成比（Ｉ
ｎ平均組成比）は０．３５となるが、該超格子膜は、Ａ
ｌＧａＡｓ層５との格子不整合による転位の発生を抑制
する能力に優れているので、電子移動度は、８６００　
ｃｍ”、／ｖ、　ｓとなる。これかられカルように、Ｉ
　ｎＧａＡｓ層を超格子膜に代えることにより、格子歪
による転位の発生が抑制され、電子移動度を低下させる
ことなく、大きい第１準位と第２準位のエネルギー差（
約０．２９ｅ’ｖ−）を得ることができる。

尚、斯様な速度変調トランジスタのゲート電極９にバイ
アスＶｇを印加せずに、ソースを極１０とドレイン電極
１１間に直流電圧を印加した状態のデート直下の伝導帯
バンド構造は第５図に示す如くなる。

また、超格子膜としてはＩ　ｎＧａＡｓとＧａ、Ａ　ｓ
の組み合わせの他１　ｎＡｓとＧ　ａ　Ａ　ｓの組み合
わせでもよいし、また、第２の実施例のＩｎＧａＡｓ層
２０に代えて超格子膜を用いても、電子移動度を低下さ
せることな（、大きい第１準位と第２準位のエネルギー
差を得ることができる。

また、上述の各実施例において、層２．８．１６．２２
は必ずしも必要なものではなく適宜膜ければよい。また
、層７．２１はノンドープとしてもよい。

（ト）発明の効果 本発明は以上の説明から明らかなように、第１準位と第
２準位の間のエネルギー差を大きくすることができるの
で、室温での速度変調効果を大きくすることができる。

【図面の簡単な説明】

第１図（ａ　）（ｂ　）及び第４図は本発明の実施例の
速度変調トランジスタの概略断面図、第２図（ａ）（ｂ
）及び第５図は伝導帯バンド構造を示す図、第３図は従
来の速度変調トランジスタの概略断面図である。 １・・・半絶縁性Ｇ　ａ　ｒ〜Ｓ基板、２・・・ＧａＡ
ｓ層、３−ＡＩＧａＡｓ層、４−ｎ型のＧａＡｓ層、５
−＝ＡＩＧａＡｓ層、６　・−Ｉ　ｎ　Ｇ　ａ　Ａ　ｓ
層、１２・超格子膜、１５・・・半絶縁性ＩｎＰ基板、
１６・・ＩｎＧａＡｓ層、１７−ＩｎＡＩＡｓ層、１８
・・・ｎ型のＩ　ｎ　Ｇ　ａ　Ａ　ｌ　、Ａ　ｓ層、１
９　・・Ｉ　ｎ　Ａ　Ｉ　Ａ　ｓ層、２０　・−１ｎ　
Ｇ　ａ　Ａ　ｓ層、９．２３−・・ゲート電極、１０．
２４・・・ソース電極、ＩＩ、２５・・・ドレイン電極
。

Claims (2)

【特許請求の範囲】
1. （１）半絶縁性基板上に形成された第１の障壁層と、前
   記第１の障壁層上に形成された第１のチャネル層と、前
   記第１のチャネル層上に形成された第２の障壁層と、前
   記第２の障壁層上に形成された第２のチャネル層と、前
   記第２のチャネル層上に形成された第３の障壁層と、前
   記第３の障壁層上に形成された入出力電極及び制御電極
   と、からなり、前記第２のチャネル層の禁止帯幅が前記
   第１のチャネル層のそれよりも小さいことを特徴とする
   速度変調トランジスタ。
2. （２）前記第２のチャネル層は超格子膜であることを特
   徴とする請求項（１）に記載の速度変調トランジスタ。