JPH0194676A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0194676A JPH0194676A JP25279587A JP25279587A JPH0194676A JP H0194676 A JPH0194676 A JP H0194676A JP 25279587 A JP25279587 A JP 25279587A JP 25279587 A JP25279587 A JP 25279587A JP H0194676 A JPH0194676 A JP H0194676A
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- 238000004519 manufacturing process Methods 0.000 title claims description 7
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- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 claims abstract description 18
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims abstract description 18
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- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 2
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Landscapes
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置及びその製造方法に関し、特にヘ
テロ接合を有する半導体装置及びその製造方法に関する
。
テロ接合を有する半導体装置及びその製造方法に関する
。
化合物半導体を用いた超高速ディジタル集積回路を構成
するための基本素子の一つとしてＨＥ ＭＴ （ｌｌｉ
ｇｈ Ｅｌｅｃｔｒｏｎ ｎｏｂｉｌｉｔｙ Ｔｒａｎ
ｓｉｓｔｏｒ）を始めとする種々のへテロ接合を用いた
電界効果トランジスタ（以後ＦＥＴと記す）が提案され
ている。
するための基本素子の一つとしてＨＥ ＭＴ （ｌｌｉ
ｇｈ Ｅｌｅｃｔｒｏｎ ｎｏｂｉｌｉｔｙ Ｔｒａｎ
ｓｉｓｔｏｒ）を始めとする種々のへテロ接合を用いた
電界効果トランジスタ（以後ＦＥＴと記す）が提案され
ている。
これらの素子は通常、エンハンスメント型ＦＥＴとデプ
レッション型ＦＥＴというしきい電圧の異なる二つの素
子を一組として構成された第４図にしめすようなり Ｃ
Ｆ Ｌ （Ｄｉｒｅｃｔ Ｃｏｕｐｌｅｄ ＦＥＴＬｏ
ｇｉｃ）回路として論理回路中で使用されている。
レッション型ＦＥＴというしきい電圧の異なる二つの素
子を一組として構成された第４図にしめすようなり Ｃ
Ｆ Ｌ （Ｄｉｒｅｃｔ Ｃｏｕｐｌｅｄ ＦＥＴＬｏ
ｇｉｃ）回路として論理回路中で使用されている。
この回路では、エンハンスメント型Ｆ Ｅ Ｔ Ｑ ｚ
によってスイッチングが行われ、デプレッション型ＦＥ
ＴＱ２はその負荷として働く。この回路を構成する例え
ばＨＥＭＴを基本ＦＥＴとした場合の素子構造がかジャ
パニーズ・ジャーナル・オン・アプライド・フイジクス
（Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆＡｐｐｌｉ
ｅｄＰｈｙｓｉｃｓ） ２０巻、第Ｌ５９８頁、１９８
１年に記載されている。
によってスイッチングが行われ、デプレッション型ＦＥ
ＴＱ２はその負荷として働く。この回路を構成する例え
ばＨＥＭＴを基本ＦＥＴとした場合の素子構造がかジャ
パニーズ・ジャーナル・オン・アプライド・フイジクス
（Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆＡｐｐｌｉ
ｅｄＰｈｙｓｉｃｓ） ２０巻、第Ｌ５９８頁、１９８
１年に記載されている。
第５図は従来の半導体装置を説明するための半導体チッ
プの断面図である。半絶縁性ＧａＡｓ基板１の上に高純
度ＧａＡｓ層２と、ｎ型Ａ１０．３Ｇ ａ ０．７ Ａ
３層３が順次に積層されて形成され、ｎ型Ａ １０．
３ Ｇ ａ Ｏ，７Ａ ３層３を選択的に深くエツチン
グした凹部にゲート電極７が設けられ、選択的に浅くエ
ツチングした凹部にゲート電極８が設けられる。ゲート
電極７．８の両側のｎ型Ａ Ｉｏ、３ ＧａＯ，７Ａｓ
層３の上にオーミックコンタクト電極９が配置され、合
金層１０が高純度ＧａＡｓ層２とｎ型Ａ １０．３ Ｇ
ａ ０．７ Ａ ３層３の界面まで到達している。こ
のときＤＣＦＬ回路を構成するな、めのエンハンスメン
ト型とデプレッション型のＦ、Ｅ Ｔは、前記凹部の深
さによって作り分けられている。
プの断面図である。半絶縁性ＧａＡｓ基板１の上に高純
度ＧａＡｓ層２と、ｎ型Ａ１０．３Ｇ ａ ０．７ Ａ
３層３が順次に積層されて形成され、ｎ型Ａ １０．
３ Ｇ ａ Ｏ，７Ａ ３層３を選択的に深くエツチン
グした凹部にゲート電極７が設けられ、選択的に浅くエ
ツチングした凹部にゲート電極８が設けられる。ゲート
電極７．８の両側のｎ型Ａ Ｉｏ、３ ＧａＯ，７Ａｓ
層３の上にオーミックコンタクト電極９が配置され、合
金層１０が高純度ＧａＡｓ層２とｎ型Ａ １０．３ Ｇ
ａ ０．７ Ａ ３層３の界面まで到達している。こ
のときＤＣＦＬ回路を構成するな、めのエンハンスメン
ト型とデプレッション型のＦ、Ｅ Ｔは、前記凹部の深
さによって作り分けられている。
上述した従来の半導体装置は、素子を製造する場合エン
ハンスメント型とデプレッション型のＦＥ命を作り分け
るために、ゲート下のＡＩｏ、３Ｇａ□、７Ａｓ層のエ
ツチング深さを変えることによって行われるが、エツチ
ング深さの制御性が悪いために所望のしきい電圧を得る
ことが難しいという問題点がある。さらに、ウェハ面内
全面に亘って等しいエツチング量を得ることは困難であ
る。このように制御性の悪い従来の方法により集積回路
を構成する場合には、各基本ＦＥＴのしきい電圧の制御
性を悪化させ製品歩留まりの低下をもたらすという問題
点がある。
ハンスメント型とデプレッション型のＦＥ命を作り分け
るために、ゲート下のＡＩｏ、３Ｇａ□、７Ａｓ層のエ
ツチング深さを変えることによって行われるが、エツチ
ング深さの制御性が悪いために所望のしきい電圧を得る
ことが難しいという問題点がある。さらに、ウェハ面内
全面に亘って等しいエツチング量を得ることは困難であ
る。このように制御性の悪い従来の方法により集積回路
を構成する場合には、各基本ＦＥＴのしきい電圧の制御
性を悪化させ製品歩留まりの低下をもたらすという問題
点がある。
本発明の目的は、ヘテロ接合を用いたＦＥＴにより超高
速集積回路の基本論理回路素子を制御性良く製造できる
半導体装置及びその製造方法を提供することにある。
速集積回路の基本論理回路素子を制御性良く製造できる
半導体装置及びその製造方法を提供することにある。
第１の発明の半導体装置は、半絶縁性半導体基板上に設
けた高純度の第１の半導体層と、前記第１の半導体層の
上に設けた前記第１の半導体層より電子親和力が小さい
第２の半導体層と、前記第２の半導体層の上に設けた第
３の半導体層と、前記第３の半導体層の上に設けた前記
第３の半導体層よりもフッ化水素酸、塩酸、硫酸、燐酸
の少くとも１種を含む溶液に対してエツチング速度の大
きい第４の半導体層と、前記第４の半導体層の一部に設
けた開口部の前記第３の半導体層の上に設けな第１のゲ
ート電極と、前記第４の半導体層の上に設けた第２のゲ
ート電極と、前記第１及び第２の各ゲート電極の両端近
傍の前記第４の半導体層の上に設けたソース及びドレイ
ン電極とを有している。
けた高純度の第１の半導体層と、前記第１の半導体層の
上に設けた前記第１の半導体層より電子親和力が小さい
第２の半導体層と、前記第２の半導体層の上に設けた第
３の半導体層と、前記第３の半導体層の上に設けた前記
第３の半導体層よりもフッ化水素酸、塩酸、硫酸、燐酸
の少くとも１種を含む溶液に対してエツチング速度の大
きい第４の半導体層と、前記第４の半導体層の一部に設
けた開口部の前記第３の半導体層の上に設けな第１のゲ
ート電極と、前記第４の半導体層の上に設けた第２のゲ
ート電極と、前記第１及び第２の各ゲート電極の両端近
傍の前記第４の半導体層の上に設けたソース及びドレイ
ン電極とを有している。
第２の発明の半導体装置は、半絶縁性半導体基板上に設
けた高純度の第１の半導体層と、前記第１の半導体層の
上に設けた前記第１の半導体層より禁制帯幅と電子親和
力の和が大きい第２の半導体層と、前記第２の半導体層
の上に設けた第３の半導体層と、前記第３の半導体層の
上に設けた前記第３の半導体層よりもフッ化水素酸、塩
酸、硫酸、燐酸の少くと・も１種を含む溶液に対してエ
ツチング速度の大きい第４の半導体層と、前記第４の半
導体層の一部に設けた開口部の前記第３の半導体層の上
に設けた第１のゲート電極と、前記第４の半導体層の上
に設けた第２のゲニト電極と、前記第１及び第２の各ゲ
ート電極の両端近傍の前記第４の半導体層の上に設けた
ソース及びドレイン電極とを有している。
けた高純度の第１の半導体層と、前記第１の半導体層の
上に設けた前記第１の半導体層より禁制帯幅と電子親和
力の和が大きい第２の半導体層と、前記第２の半導体層
の上に設けた第３の半導体層と、前記第３の半導体層の
上に設けた前記第３の半導体層よりもフッ化水素酸、塩
酸、硫酸、燐酸の少くと・も１種を含む溶液に対してエ
ツチング速度の大きい第４の半導体層と、前記第４の半
導体層の一部に設けた開口部の前記第３の半導体層の上
に設けた第１のゲート電極と、前記第４の半導体層の上
に設けた第２のゲニト電極と、前記第１及び第２の各ゲ
ート電極の両端近傍の前記第４の半導体層の上に設けた
ソース及びドレイン電極とを有している。
第３の発明の半導体装置の製造方法は、半絶縁性半導体
基板上に高純度の第１の半導体層を設け、前記第１の半
導体層の上に前記第１の半導体層より電子親和力が小さ
い第２の半導体層を設ける工程と、前記第２の半導体層
の上に第３の半導体層及び前記第３の半導体層よりもフ
ッ化水素酸、塩酸、硫酸、燐酸の少くとも１種を含む溶
液に対してエツチング速度の大きい第４の半導体層を設
ける工程と、前記第４の半導体層を前記溶液により選択
的にエツチングして開口部を設ける工程と、前記開口部
の前記第３の半導体層の上に第１のゲート電極を選択的
に設け前記第４の半導体層の上に第２のゲート電極を設
ける工程と、前記第１及び第２の各ゲート電極の両端近
傍の前記第４の半導体層の上に選択的にソース及びドレ
イン電極を設ける工程とを含んで構成される。
基板上に高純度の第１の半導体層を設け、前記第１の半
導体層の上に前記第１の半導体層より電子親和力が小さ
い第２の半導体層を設ける工程と、前記第２の半導体層
の上に第３の半導体層及び前記第３の半導体層よりもフ
ッ化水素酸、塩酸、硫酸、燐酸の少くとも１種を含む溶
液に対してエツチング速度の大きい第４の半導体層を設
ける工程と、前記第４の半導体層を前記溶液により選択
的にエツチングして開口部を設ける工程と、前記開口部
の前記第３の半導体層の上に第１のゲート電極を選択的
に設け前記第４の半導体層の上に第２のゲート電極を設
ける工程と、前記第１及び第２の各ゲート電極の両端近
傍の前記第４の半導体層の上に選択的にソース及びドレ
イン電極を設ける工程とを含んで構成される。
本発明はフッ化水素酸、塩酸、硫酸、硝酸、燐酸の少く
とも１種を含む溶液に対してエツチング速度の小さいＡ
ｌｘ ｃｒａｌ−ＸＡｓ層（但し０≦Ｘ≦０．４）を
第３の半導体層とし、前記溶液に対してエツチング速度
の大きいＡＩ：、Ｇａ１−ｙＡ８層（但し０．４≦ｙ＜
１．０）を第４の半導体層としてＤＣＦＬ回路構成する
半導体装置を形成し、第４の半導体層に設けた開口部の
第３の半導体層の上にエンハンスメント型ＦＥＴのゲー
ト電極を設け、第４の半導体層の上にデプレッション型
ＦＥＴのゲート電極を設けることにより、エンハンスメ
ント型ＦＥＴとデプレッション型ＦＥＴの各しきい電圧
を半導体層の膜厚で規定することができる。
とも１種を含む溶液に対してエツチング速度の小さいＡ
ｌｘ ｃｒａｌ−ＸＡｓ層（但し０≦Ｘ≦０．４）を
第３の半導体層とし、前記溶液に対してエツチング速度
の大きいＡＩ：、Ｇａ１−ｙＡ８層（但し０．４≦ｙ＜
１．０）を第４の半導体層としてＤＣＦＬ回路構成する
半導体装置を形成し、第４の半導体層に設けた開口部の
第３の半導体層の上にエンハンスメント型ＦＥＴのゲー
ト電極を設け、第４の半導体層の上にデプレッション型
ＦＥＴのゲート電極を設けることにより、エンハンスメ
ント型ＦＥＴとデプレッション型ＦＥＴの各しきい電圧
を半導体層の膜厚で規定することができる。
本発明の実験によると、約５０％のフッ化水素酸溶液を
用いたとき、Ａ ｌ’（、，５Ｇａ（、，５Ａｓ層は２
０ ｎ ｍ ／ ｓのエツチング速度が認められたのに
対し、Ａ Ｉ ０．３ Ｇ ａ ｏ、７ Ａ ｓ ｆｆ
ｌでは殆どエツチングされなかった。また、塩酸、硫酸
、硝酸、燐酸についても同様な選択性が確認されている
。
用いたとき、Ａ ｌ’（、，５Ｇａ（、，５Ａｓ層は２
０ ｎ ｍ ／ ｓのエツチング速度が認められたのに
対し、Ａ Ｉ ０．３ Ｇ ａ ｏ、７ Ａ ｓ ｆｆ
ｌでは殆どエツチングされなかった。また、塩酸、硫酸
、硝酸、燐酸についても同様な選択性が確認されている
。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（Ｃ）は第１及び第３の発明の第１の実
施例を説明するための工程順に示した半導体チップの断
面図である。
施例を説明するための工程順に示した半導体チップの断
面図である。
第１図（ａ）に示すように、半絶縁性ＧａＡｓ基板１の
上に分子線エピタキシー法により、膜厚１μｍの高純度
ＧａＡｓ層２と、膜厚１５ ｎ ｍのｎ型層 １ ｏ、
３ Ｇ ａ Ｏ，７Ａ ３層３と、膜厚５ｎｍのｎ型Ｇ
ａＡｓ層４と、膜厚８ｎｍのｎ型Ａｔ。、５Ｇ ａ ０
．５ Ａ ４３層５とを順次成長させる。ここでｎ型層
はすべて２Ｘ１０１８ｃｍ−３のキャリア濃度にＳｉを
ドープしである。
上に分子線エピタキシー法により、膜厚１μｍの高純度
ＧａＡｓ層２と、膜厚１５ ｎ ｍのｎ型層 １ ｏ、
３ Ｇ ａ Ｏ，７Ａ ３層３と、膜厚５ｎｍのｎ型Ｇ
ａＡｓ層４と、膜厚８ｎｍのｎ型Ａｔ。、５Ｇ ａ ０
．５ Ａ ４３層５とを順次成長させる。ここでｎ型層
はすべて２Ｘ１０１８ｃｍ−３のキャリア濃度にＳｉを
ドープしである。
次に、第１図（ｂ）に示すように、ｎ型ＡｌＯ，５Ｇ
ａ Ｏ，５Ａ ３層５をフッ化水素酸で選択的にエツチ
ングし、開口部６を形成する。このときｎ型層 １ ｏ
−５Ｇ ａ□、５ Ａ ｓ層５はフッ化水素酸に容易に
溶けるが、ｎ型Ｇａ−Ａｓ層４は殆ど溶けないなめｎ型
層 １０．５ Ｇ ａ Ｏ，５Ａ ３層５のみが選択的
に除去される。
ａ Ｏ，５Ａ ３層５をフッ化水素酸で選択的にエツチ
ングし、開口部６を形成する。このときｎ型層 １ ｏ
−５Ｇ ａ□、５ Ａ ｓ層５はフッ化水素酸に容易に
溶けるが、ｎ型Ｇａ−Ａｓ層４は殆ど溶けないなめｎ型
層 １０．５ Ｇ ａ Ｏ，５Ａ ３層５のみが選択的
に除去される。
次に、第１図（Ｃ）に示すように、開口部６を含む表面
にＡｌを堆積して選択的にエッチングし、開口部６のｎ
型ＧａＡｓ層４の上のゲート電極７とｎ型層 ｌ ｏ、
５ Ｇ ａ （１，５Ａ ８層５の上のゲート電極８と
をそれぞれ選択的に設ける。次に、ゲート電極７，８の
各両端近傍のｎ型Ａ１．）、５Ｇａ６．５Ａｓ層５の上
にＡｕ−Ｇｅ層とＮ１Ｊｉを選択的に順次蒸着してソー
ス及びドレインのオーミックコンタクト電極９を形成し
、４５０℃の熱処理により高純度ＧａＡｓ層２とｎ型Ａ
ｌ（、，３Ｇａｇ、７Ａｓ層３の界面に達する合金層１
０を形成する。
にＡｌを堆積して選択的にエッチングし、開口部６のｎ
型ＧａＡｓ層４の上のゲート電極７とｎ型層 ｌ ｏ、
５ Ｇ ａ （１，５Ａ ８層５の上のゲート電極８と
をそれぞれ選択的に設ける。次に、ゲート電極７，８の
各両端近傍のｎ型Ａ１．）、５Ｇａ６．５Ａｓ層５の上
にＡｕ−Ｇｅ層とＮ１Ｊｉを選択的に順次蒸着してソー
ス及びドレインのオーミックコンタクト電極９を形成し
、４５０℃の熱処理により高純度ＧａＡｓ層２とｎ型Ａ
ｌ（、，３Ｇａｇ、７Ａｓ層３の界面に達する合金層１
０を形成する。
この実施例で得られた素子はゲート電極７を含むエンハ
ンスメント型ＦＥＴが、ｎ型Ａｌ（１，３Ｇａｏ、７Ａ
ｓ層３・とｎ型ＧａＡｓ層４を電子供給層とし、ゲート
電極８を含むデプレッション型ＦＥＴがｎ型層 １０．
３ ＧａＯ，７Ａｓ層３とｎ型ＧａＡｓ層４及びｎ型層
Ｉｇ、５ Ｇａ（１，５Ａｓ層５を電子供給層とし、
いずれも高純度ＧａＡｓ層２とｎ型層 ｌ 。、３ Ｇ
ａ ０．７ Ａ ８層３の界面に２次元電子ガス層を
発生させチャネルとしている。また、得られら素子のし
きい電圧は、エンハンスメント型ＦＥＴが０．０２Ｖで
、デプレッション型ＦＥＴが−ｏ、４４Ｖであり、Ｅ／
Ｄ構成のＤＣＦＬインバータを構成する。
ンスメント型ＦＥＴが、ｎ型Ａｌ（１，３Ｇａｏ、７Ａ
ｓ層３・とｎ型ＧａＡｓ層４を電子供給層とし、ゲート
電極８を含むデプレッション型ＦＥＴがｎ型層 １０．
３ ＧａＯ，７Ａｓ層３とｎ型ＧａＡｓ層４及びｎ型層
Ｉｇ、５ Ｇａ（１，５Ａｓ層５を電子供給層とし、
いずれも高純度ＧａＡｓ層２とｎ型層 ｌ 。、３ Ｇ
ａ ０．７ Ａ ８層３の界面に２次元電子ガス層を
発生させチャネルとしている。また、得られら素子のし
きい電圧は、エンハンスメント型ＦＥＴが０．０２Ｖで
、デプレッション型ＦＥＴが−ｏ、４４Ｖであり、Ｅ／
Ｄ構成のＤＣＦＬインバータを構成する。
第２図（ａ）〜（ｃ）は第１及び第３の発明の第２の実
施例を説明するための工程順に示した半導体チップの断
面図である。
施例を説明するための工程順に示した半導体チップの断
面図である。
第２図（ａ）に示すように半絶縁性ＧａＡｓ基板１の上
に分子線エピタキシー法により、膜厚１μｍの高純度Ｇ
ａＡｓ層２と、膜厚１０ｎｍのＳｉを２Ｘ１０１８ｃｍ
−’の濃度にドープしたｎ型ＧａＡｓ層４と、膜厚５ｎ
ｍの高純度Ａ Ｉ ｏ、３Ｇ ａ □、７ Ａ ９層１
１と、膜厚５ｎｍの高純度ＧａＡｓ層１２と、膜厚１８
ｎｍの高純度Ａ １ ｏ−１ｔＧ ａ Ｏ，５Ａ ８層
１３とを順次成長させる。
に分子線エピタキシー法により、膜厚１μｍの高純度Ｇ
ａＡｓ層２と、膜厚１０ｎｍのＳｉを２Ｘ１０１８ｃｍ
−’の濃度にドープしたｎ型ＧａＡｓ層４と、膜厚５ｎ
ｍの高純度Ａ Ｉ ｏ、３Ｇ ａ □、７ Ａ ９層１
１と、膜厚５ｎｍの高純度ＧａＡｓ層１２と、膜厚１８
ｎｍの高純度Ａ １ ｏ−１ｔＧ ａ Ｏ，５Ａ ８層
１３とを順次成長させる。
次に、第２図（ｂ）に示すように、以下箱１の実施例と
同様の工程で、高純度Ａ １０．５０ ａ ０．５Ａｓ
層１３を選択的にエツチングして開口部６を設ける。
同様の工程で、高純度Ａ １０．５０ ａ ０．５Ａｓ
層１３を選択的にエツチングして開口部６を設ける。
次に、第２図（Ｃ）に示すように、開口部６の高純度Ｇ
ａＡｓ層１２の上のゲート電極７と高純度Ａ Ｉ ０．
５０ ａｏ、５ Ａ ｓ層１３の上のゲート電極８をそ
れぞれ設け、次に、高純度Ａ Ｌ。、５Ｇａ。、５Ａｓ
Ｊ１１３の上のオーミックコンタクト電極９と、高純度
Ｇ ａ Ａ ８層２とｎ型ＧａＡｓ層４の界面に達する
合金層１０を形成する。
ａＡｓ層１２の上のゲート電極７と高純度Ａ Ｉ ０．
５０ ａｏ、５ Ａ ｓ層１３の上のゲート電極８をそ
れぞれ設け、次に、高純度Ａ Ｌ。、５Ｇａ。、５Ａｓ
Ｊ１１３の上のオーミックコンタクト電極９と、高純度
Ｇ ａ Ａ ８層２とｎ型ＧａＡｓ層４の界面に達する
合金層１０を形成する。
この実施例で得られた素子は、エンハンスメント型ＦＥ
Ｔの高純度Ａ １０．３０ ａ ０．７ Ａ ９層１１
と高純度Ｇ ａ Ａ ｓ層１２がゲート絶縁膜であり、
デプレッション型ＦＥＴの高純度Ａ Ｉ ０．３ Ｇ
ａｏ、７Ａｓ層１１と高純度ＧａＡｓ層１２及び高純度
Ａ Ｉｏ、５ Ｇａ０．５ Ａｓ層１３がゲート絶縁膜
であり、いずれもｎ型ＧａＡｓ層４をチャネルとしてい
る。また、しきい電圧は、エンハンスメント型ＦＥＴが
ｏ、ｏｓｖで、デプレッション型ＦＥＴが−０，４２Ｖ
であり、Ｅ／Ｄ梧成のＤＣＦＬインバータを構成する。
Ｔの高純度Ａ １０．３０ ａ ０．７ Ａ ９層１１
と高純度Ｇ ａ Ａ ｓ層１２がゲート絶縁膜であり、
デプレッション型ＦＥＴの高純度Ａ Ｉ ０．３ Ｇ
ａｏ、７Ａｓ層１１と高純度ＧａＡｓ層１２及び高純度
Ａ Ｉｏ、５ Ｇａ０．５ Ａｓ層１３がゲート絶縁膜
であり、いずれもｎ型ＧａＡｓ層４をチャネルとしてい
る。また、しきい電圧は、エンハンスメント型ＦＥＴが
ｏ、ｏｓｖで、デプレッション型ＦＥＴが−０，４２Ｖ
であり、Ｅ／Ｄ梧成のＤＣＦＬインバータを構成する。
第３図（ａ）〜（Ｃ）は第２の発明の一実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
第３図（ａ＞に示すように、半絶縁性ＧａＡｓ基板１の
上に分子線エピタキシー法により、膜厚１μｍの高純度
ＧａＡｓ層２と、膜厚１５ｎｍのｐ型層 １０．３ Ｇ
ａ ６．７ Ａ ５層１４と、膜厚５ｎｍのｐ型Ｇａ
Ａｓ層１５と、膜厚８ｎｍのｐ型ＡｌＯ，５Ｇ ａ Ｏ
，５Ａ ｓ層１６とを順次成長させる。ここで、ｐ型層
はすべて２Ｘ１０１８ｃｍ−’のキャリア濃度にＢｅを
ドープしである。
上に分子線エピタキシー法により、膜厚１μｍの高純度
ＧａＡｓ層２と、膜厚１５ｎｍのｐ型層 １０．３ Ｇ
ａ ６．７ Ａ ５層１４と、膜厚５ｎｍのｐ型Ｇａ
Ａｓ層１５と、膜厚８ｎｍのｐ型ＡｌＯ，５Ｇ ａ Ｏ
，５Ａ ｓ層１６とを順次成長させる。ここで、ｐ型層
はすべて２Ｘ１０１８ｃｍ−’のキャリア濃度にＢｅを
ドープしである。
次に、第３図（ｂ）に示すように、ｐ型ＡｔＯ，５Ｇ
ａ ｏ−５Ａ ８層１６をフッ化水素酸で選択的にエツ
チングし、開口部６を形成する。このとき、ｐ型層 ｌ
□、５ Ｇ ａ □、５ Ａ ８層１６はフッ化水素
酸に容易に溶けるがｐ型ＧａＡｓ層１５は殆ど溶けずエ
ツチングストッパとして［有］きｐ型ＡｔＯ，５Ｇ ａ
（、、”５ Ａ ｓ層１６のみが除去される。
ａ ｏ−５Ａ ８層１６をフッ化水素酸で選択的にエツ
チングし、開口部６を形成する。このとき、ｐ型層 ｌ
□、５ Ｇ ａ □、５ Ａ ８層１６はフッ化水素
酸に容易に溶けるがｐ型ＧａＡｓ層１５は殆ど溶けずエ
ツチングストッパとして［有］きｐ型ＡｔＯ，５Ｇ ａ
（、、”５ Ａ ｓ層１６のみが除去される。
次に、第３図（ｃ）に示すように、第１の実施例と同じ
工程で開口部６のｐ型ＧａＡｓ層１５の上のゲート電極
７とｐ型層 ｔｏ、ｓ Ｇａ０．５ ＡｓＮ１６の上の
ゲート電極８とをそれぞれ選択的に設け、ｐ型ＡｌＯ，
５ＧａＯ，５Ａｓ層１６の上のオーミックコンタクト電
極つと高純度Ｇ ａ Ａ ｓ Ｎ ２とｐ型Ａ １０．
３ Ｇ ａ Ｏ，７Ａ ３層１３の界面に達する合金層
１０を形成する。
工程で開口部６のｐ型ＧａＡｓ層１５の上のゲート電極
７とｐ型層 ｔｏ、ｓ Ｇａ０．５ ＡｓＮ１６の上の
ゲート電極８とをそれぞれ選択的に設け、ｐ型ＡｌＯ，
５ＧａＯ，５Ａｓ層１６の上のオーミックコンタクト電
極つと高純度Ｇ ａ Ａ ｓ Ｎ ２とｐ型Ａ １０．
３ Ｇ ａ Ｏ，７Ａ ３層１３の界面に達する合金層
１０を形成する。
得られた素子はエンハンスメント型ＦＥＴのｐ型Ａ １
（１，３Ｇ ａ Ｏ，７Ａ ８層１４とｐ型ＧａＡｓ
層１５が正孔供給層であり、デプレッション型ＦＥＴの
ｐ型Ａ１０．３ Ｇａ（、，７Ａｓ層１４とｐ型ＧａＡ
ｓ１１５及びｐ型Ａ １０．５ ＧａＯ，５Ａｓ層１６
が正孔供給層であり、いずれも高純度ＧａＡｓ層２とｐ
型Ａ １ ｇ、３ Ｇ ａ □、７ Ａ ｓ層１４の界
面に２次元正孔ガス層を発生させチャネルとしている。
（１，３Ｇ ａ Ｏ，７Ａ ８層１４とｐ型ＧａＡｓ
層１５が正孔供給層であり、デプレッション型ＦＥＴの
ｐ型Ａ１０．３ Ｇａ（、，７Ａｓ層１４とｐ型ＧａＡ
ｓ１１５及びｐ型Ａ １０．５ ＧａＯ，５Ａｓ層１６
が正孔供給層であり、いずれも高純度ＧａＡｓ層２とｐ
型Ａ １ ｇ、３ Ｇ ａ □、７ Ａ ｓ層１４の界
面に２次元正孔ガス層を発生させチャネルとしている。
また、得られた素子のしきい電圧は、エンハンスメント
型ＦＥＴが０．０２Ｖでデプレッション型ＦＥＴが−・
０．４４Ｖであり、Ｅ／Ｄ構成のＤＣＦＬインバータを
構成する。
型ＦＥＴが０．０２Ｖでデプレッション型ＦＥＴが−・
０．４４Ｖであり、Ｅ／Ｄ構成のＤＣＦＬインバータを
構成する。
以上説明したように本発明は、ヘテロ接合を用いたＦＥ
Ｔのキャリア供給層又はゲート絶縁膜の一部にエツチン
グ速度の異なる層を組合せてエツチングストッパを形成
することにより、エンハンスメント型及びデプレッショ
ン型ＦＥＴを形成するための膜厚を再現性良く制御でき
、エンハンス７メント型及びデプレッション型ＦＥＴの
各しきい電圧を所定の値に制御することができるという
効果を有する。
Ｔのキャリア供給層又はゲート絶縁膜の一部にエツチン
グ速度の異なる層を組合せてエツチングストッパを形成
することにより、エンハンスメント型及びデプレッショ
ン型ＦＥＴを形成するための膜厚を再現性良く制御でき
、エンハンス７メント型及びデプレッション型ＦＥＴの
各しきい電圧を所定の値に制御することができるという
効果を有する。
第１図（ａ）〜（Ｃ）及び第２図（ａ）〜（Ｃ）は第１
及び第３の発明の第１及び第２の実施例を説明するため
の工程順に示した半導体チップの断面図、第３図（ａ）
〜（Ｃ）は第２の発明の一実施例を説明するための工程
順に示した半導体チップの断面図、第４図はＤＣＦＬ回
路の構成を示す等価回路、第５図は従来の半導体装置を
説明するための半導体チップの断面図である。 １・・・半絶縁性ＧａＡｓ基板、２・・・高純度ＧａＡ
ｓ層、３−・−ｎ型Ａ １０．３ Ｇａｏ、７ Ａｓ層
、４・・・ｎ型ＧａＡｓ層、５−ｎ型Ａ Ｉｇ、５ Ｇ
ａ（１，５Ａｓ層、６・・・開口部、７，８・・・ゲー
ト電極、９・・・オーミックコンタクト電極、１０・・
・合金層、１１・・・高純度Ａ Ｉｏ、３ Ｇａ０１７
ＡＳＦＪ、１２−・・高純度ＧａＡｓ層、１３・・・
高純度Ａ１０．５０ａ（、，５Ａｓ層、１４−ｐ型Ａ
１ （１，３Ｇ ａ ６．７ Ａ Ｓ層、１５−ｐ型Ｇ
ａＡｓ層、１６−ｐ型Ａ １０．５ Ｇ ａ ６．５
Ａ Ｓ層、２１・・・入力、２２・・・出力、２３・・
・電源、Ｑｌ・・・エンハンスメント型ＦＥＴ、Ｑ２・
・・デプレッション型ＦＥＴ０
及び第３の発明の第１及び第２の実施例を説明するため
の工程順に示した半導体チップの断面図、第３図（ａ）
〜（Ｃ）は第２の発明の一実施例を説明するための工程
順に示した半導体チップの断面図、第４図はＤＣＦＬ回
路の構成を示す等価回路、第５図は従来の半導体装置を
説明するための半導体チップの断面図である。 １・・・半絶縁性ＧａＡｓ基板、２・・・高純度ＧａＡ
ｓ層、３−・−ｎ型Ａ １０．３ Ｇａｏ、７ Ａｓ層
、４・・・ｎ型ＧａＡｓ層、５−ｎ型Ａ Ｉｇ、５ Ｇ
ａ（１，５Ａｓ層、６・・・開口部、７，８・・・ゲー
ト電極、９・・・オーミックコンタクト電極、１０・・
・合金層、１１・・・高純度Ａ Ｉｏ、３ Ｇａ０１７
ＡＳＦＪ、１２−・・高純度ＧａＡｓ層、１３・・・
高純度Ａ１０．５０ａ（、，５Ａｓ層、１４−ｐ型Ａ
１ （１，３Ｇ ａ ６．７ Ａ Ｓ層、１５−ｐ型Ｇ
ａＡｓ層、１６−ｐ型Ａ １０．５ Ｇ ａ ６．５
Ａ Ｓ層、２１・・・入力、２２・・・出力、２３・・
・電源、Ｑｌ・・・エンハンスメント型ＦＥＴ、Ｑ２・
・・デプレッション型ＦＥＴ０
Claims (3)
- （１）半絶縁性半導体基板上に設けた高純度の第１の半
導体層と、前記第１の半導体層の上に設けた前記第１の
半導体層より電子親和力が小さい第２の半導体層と、前
記第２の半導体層の上に設けた第３の半導体層と、前記
第３の半導体層の上に設けた前記第３の半導体層よりも
フッ化水素酸、塩酸、硫酸、燐酸の少くとも１種を含む
溶液に対してエッチング速度の大きい第４の半導体層と
、前記第４の半導体層の一部に設けた開口部の前記第３
の半導体層の上に設けた第１のゲート電極と、前記第４
の半導体層の上に設けた第２のゲート電極と、前記第１
及び第２の各ゲート電極の両端近傍の前記第４の半導体
層の上に設けたソース及びドレイン電極とを有すること
を特徴とする半導体装置。 - （２）半絶縁性半導体基板上に設けた高純度の第１の半
導体層と、前記第１の半導体層の上に設けた前記第１の
半導体層より禁制帯幅と電子親和力の和が大きい第２の
半導体層と、前記第２の半導体層の上に設けた第３の半
導体層と、前記第３の半導体層の上に設けた前記第３の
半導体層よりもフッ化水素酸、塩酸、硫酸、燐酸の少く
とも１種を含む溶液に対してエッチング速度の大きい第
４の半導体層と、前記第４の半導体層の一部に設けた開
口部の前記第３の半導体層の上に設けた第１のゲート電
極と、前記第４の半導体層の上に設けた第２のゲート電
極と、前記第１及び第２の各ゲート電極の両端近傍の前
記第４の半導体層の上に設けたソース及びドレイン電極
とを有することを特徴とする半導体装置。 - （３）半絶縁性半導体基板上に高純度の第１の半導体層
を設け、前記第１の半導体層の上に前記第１の半導体層
より電子親和力が小さい第２の半導体層を設ける工程と
、前記第２の半導体層の上に第３の半導体層及び前記第
３の半導体層よりもフッ化水素酸、塩酸、硫酸、燐酸の
少くとも１種を含む溶液に対してエッチング速度の大き
い第４の半導体層を設ける工程と、前記第４の半導体層
を前記溶液により選択的にエッチングして開口部を設け
る工程と、前記開口部の前記第３の半導体層の上に第１
のゲート電極を選択的に設け前記第４の半導体層の上に
第２のゲート電極を設ける工程と、前記第１及び第２の
各ゲート電極の両端近傍の前記第４の半導体層の上に選
択的にソース及びドレイン電極を設ける工程とを含むこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25279587A JPH0194676A (ja) | 1987-10-06 | 1987-10-06 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25279587A JPH0194676A (ja) | 1987-10-06 | 1987-10-06 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0194676A true JPH0194676A (ja) | 1989-04-13 |
Family
ID=17242351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25279587A Pending JPH0194676A (ja) | 1987-10-06 | 1987-10-06 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0194676A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007534163A (ja) * | 2004-01-23 | 2007-11-22 | インターナショナル・レクチファイヤー・コーポレーション | エンハンスメント型ｉｉｉ族窒化物デバイス |
| JP2011134971A (ja) * | 2009-12-25 | 2011-07-07 | Denso Corp | 半導体装置およびその製造方法 |
| CN103123932A (zh) * | 2011-11-17 | 2013-05-29 | 株式会社丰田中央研究所 | 半导体装置 |
| JP2018517280A (ja) * | 2015-03-30 | 2018-06-28 | 日本テキサス・インスツルメンツ株式会社 | ノーマリーオフｉｉｉ‐窒化物トランジスタ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57147283A (en) * | 1981-03-06 | 1982-09-11 | Fujitsu Ltd | Semiconductor device |
| JPS61147577A (ja) * | 1984-12-21 | 1986-07-05 | Toshiba Corp | 相補型半導体装置 |
| JPS6240778A (ja) * | 1985-08-16 | 1987-02-21 | Fujitsu Ltd | 相補型半導体装置 |
-
1987
- 1987-10-06 JP JP25279587A patent/JPH0194676A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57147283A (en) * | 1981-03-06 | 1982-09-11 | Fujitsu Ltd | Semiconductor device |
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| US8871581B2 (en) | 2004-01-23 | 2014-10-28 | International Rectifier Corporation | Enhancement mode III-nitride FET |
| JP2011134971A (ja) * | 2009-12-25 | 2011-07-07 | Denso Corp | 半導体装置およびその製造方法 |
| CN103123932A (zh) * | 2011-11-17 | 2013-05-29 | 株式会社丰田中央研究所 | 半导体装置 |
| JP2013106018A (ja) * | 2011-11-17 | 2013-05-30 | Toyota Central R&D Labs Inc | 半導体装置 |
| JP2018517280A (ja) * | 2015-03-30 | 2018-06-28 | 日本テキサス・インスツルメンツ株式会社 | ノーマリーオフｉｉｉ‐窒化物トランジスタ |
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