JPH03225829A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH03225829A JPH03225829A JP2106190A JP2106190A JPH03225829A JP H03225829 A JPH03225829 A JP H03225829A JP 2106190 A JP2106190 A JP 2106190A JP 2106190 A JP2106190 A JP 2106190A JP H03225829 A JPH03225829 A JP H03225829A
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- Japan
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- wiring layer
- semiconductor substrate
- alloy wiring
- substrate
- layer
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
段差を有する半導体基板上に合金配線層を形成する方法
の改良に関し、 半導体基板のコンタクトホール内に合金配線層が完全に
充填された、ステップ・カバレンジの良好な合金配線層
を形成することが可能となる半導体装置の製造方法の提
供を目的とし、 段差を有する半導体基板上に合金配線層を形成する工程
と、前記半導体基板を高圧ガス雰囲気中において加熱処
理する工程とを含むよう構成する。
の改良に関し、 半導体基板のコンタクトホール内に合金配線層が完全に
充填された、ステップ・カバレンジの良好な合金配線層
を形成することが可能となる半導体装置の製造方法の提
供を目的とし、 段差を有する半導体基板上に合金配線層を形成する工程
と、前記半導体基板を高圧ガス雰囲気中において加熱処
理する工程とを含むよう構成する。
本発明は、半導体装置の製造方法に係り、特に段差を有
する半導体基板上に合金配線層を形成する方法の改良に
関するものである。
する半導体基板上に合金配線層を形成する方法の改良に
関するものである。
近年の半導体装置の配線層は、アルミニウム或いはアル
ミニウム合金を材料として用い、スパッタ法により薄膜
として形成されているが、素子の微細化及び配線構造の
多層化に伴い、下地基板の段差の縦横比、即ちアスペク
ト比が大きくなってきており、良好な段差被覆性（以下
、ステップ・カバレッジと称する）を持つ配線層を形成
することが困難になっている。
ミニウム合金を材料として用い、スパッタ法により薄膜
として形成されているが、素子の微細化及び配線構造の
多層化に伴い、下地基板の段差の縦横比、即ちアスペク
ト比が大きくなってきており、良好な段差被覆性（以下
、ステップ・カバレッジと称する）を持つ配線層を形成
することが困難になっている。
以上のような状況から、良好なステップ・カバレンジを
持つ配線層を形成することが可能な半導体装置の製造方
法が要望されている。
持つ配線層を形成することが可能な半導体装置の製造方
法が要望されている。
従来の半導体装置のＭ合金配線層の製造方法について第
４図により詳細に説明する。
４図により詳細に説明する。
従来の半導体装置の製造方法においては第４図に示すよ
うに、コンタクトホール２１ａを形成した半導体基板２
１の表面に、スパッタ法によりＭ合金配線層２２を形成
している。
うに、コンタクトホール２１ａを形成した半導体基板２
１の表面に、スパッタ法によりＭ合金配線層２２を形成
している。
この場合、コンタクトホール２１ａのアスペクト比が大
きな場合には、図に示すようにコンタクトホール２１ａ
の壁面にはＭ合金配線層２２が形成され、内部には図示
するような空隙が生じてＭ合金配線層２２を充填するこ
とができず、良好なステップ・カバレンジを持つ配線層
を形成することが困難である。
きな場合には、図に示すようにコンタクトホール２１ａ
の壁面にはＭ合金配線層２２が形成され、内部には図示
するような空隙が生じてＭ合金配線層２２を充填するこ
とができず、良好なステップ・カバレンジを持つ配線層
を形成することが困難である。
このためスバ７タ成膜中の半導体基板２１の温度を、配
線層の材料の融点付近の高温にして成膜を行うことによ
り、被覆性及び平坦性の改善を図っている。
線層の材料の融点付近の高温にして成膜を行うことによ
り、被覆性及び平坦性の改善を図っている。
しかしながら、ユバツタ工程中の半導体基板２１の温度
を正確に知ることが困難であるから、現状では半導体基
板２１を載置するステージの設定温度とスバフタ成膜結
果との相関関係により処理を行っているが、ステージと
半導体基板２１との接触状態により熱伝達の状態が変動
するので、良好な再現性を得ることが困難になっている
。
を正確に知ることが困難であるから、現状では半導体基
板２１を載置するステージの設定温度とスバフタ成膜結
果との相関関係により処理を行っているが、ステージと
半導体基板２１との接触状態により熱伝達の状態が変動
するので、良好な再現性を得ることが困難になっている
。
以上説明した従来の半導体装置の製造方法においては、
半導体基板のコンタクトホールのアスペクト比が大きく
なると、コンタクトホール内に合金配線層を安定して充
填することが難しく、良好なステップ・カバレンジを持
つ配線層を形成することが困難であるという問題点があ
った。
半導体基板のコンタクトホールのアスペクト比が大きく
なると、コンタクトホール内に合金配線層を安定して充
填することが難しく、良好なステップ・カバレンジを持
つ配線層を形成することが困難であるという問題点があ
った。
本発明は以上のような状況から、半導体基板のコンタク
トホール内に合金配線層が完全に充填された、ステップ
・カバレンジの良好な合金配線層を形成することが可能
となる半導体装置の製造方法の提供を目的としたもので
ある。
トホール内に合金配線層が完全に充填された、ステップ
・カバレンジの良好な合金配線層を形成することが可能
となる半導体装置の製造方法の提供を目的としたもので
ある。
本発明の半導体装置の製造方法は、段差を有する半導体
基板上に合金配線層を形成する工程と、前記半導体基板
を高圧ガス雰囲気中において加熱処理する工程とを含む
よう構成する。
基板上に合金配線層を形成する工程と、前記半導体基板
を高圧ガス雰囲気中において加熱処理する工程とを含む
よう構成する。
即ち本発明においては、段差を有する半導体基板上に合
金配線層を形成し、この半導体基板を高圧ガス雰囲気中
において加熱処理するから、加熱処理によってこの合金
配線層が軟化し、高圧ガスの圧力によって合金配線層が
半導体基板の段差内に圧入されるので、この段差内の合
金配線層に生じていた空間がなくなり、ステップ・カバ
レンジの良好な合金配線層を形成することが可能となる
。
金配線層を形成し、この半導体基板を高圧ガス雰囲気中
において加熱処理するから、加熱処理によってこの合金
配線層が軟化し、高圧ガスの圧力によって合金配線層が
半導体基板の段差内に圧入されるので、この段差内の合
金配線層に生じていた空間がなくなり、ステップ・カバ
レンジの良好な合金配線層を形成することが可能となる
。
以下第１図により本発明による一実施例を、第２図によ
り本発明による他の実施例を工程順に詳細に説明する。
り本発明による他の実施例を工程順に詳細に説明する。
第１図に示す本発明による一実施例においては、まず第
１図（ａｌに示すようにコンタクトホールｌａを形成し
た半導体基板１の表面にスパッタ法により膜厚２μ鴎〇
Ｍ合金配線層２を形成する。
１図（ａｌに示すようにコンタクトホールｌａを形成し
た半導体基板１の表面にスパッタ法により膜厚２μ鴎〇
Ｍ合金配線層２を形成する。
このＭ合金配線層２の組成は、シリコンを１％含有する
アルミニウムである。
アルミニウムである。
このコンタクトホール１ａの直径は０．５μｍで、深さ
が１μ顛で、アスペクト比が大きいから、図に示すよう
にこのコンタクトホール１ａの内部にＭ合金配線層２に
よって封じ込められた空孔２ａが形成される。
が１μ顛で、アスペクト比が大きいから、図に示すよう
にこのコンタクトホール１ａの内部にＭ合金配線層２に
よって封じ込められた空孔２ａが形成される。
このようなＭ合金配線層２を形成した半導体基板１をホ
ルダ５に搭載し、第３図に示すような本発明に用いる処
理装置の処理室４の中に搬入し、処理室４を密封した後
、アルゴンガスのボンベ８から圧力調節器９を経由して
５００Ｋｇｆ／ｃｄのアルゴンガスをこの処理室４に供
給する。
ルダ５に搭載し、第３図に示すような本発明に用いる処
理装置の処理室４の中に搬入し、処理室４を密封した後
、アルゴンガスのボンベ８から圧力調節器９を経由して
５００Ｋｇｆ／ｃｄのアルゴンガスをこの処理室４に供
給する。
この状態で温度調節器７を用いてヒータ６に電流を流し
て昇温し、半導体基板１を５５０℃に加熱する。
て昇温し、半導体基板１を５５０℃に加熱する。
このような加熱・加圧処理を約２０分間行うと、第１図
（ｂｌに示すように半導体基板１のコンタクトホールｌ
ａ内にはＭ合金配線層２が完全に充填され、良好なステ
ップ・カバレンジを有するＭ合金配線層２を半導体基板
１の表面に形成することが可能となる。
（ｂｌに示すように半導体基板１のコンタクトホールｌ
ａ内にはＭ合金配線層２が完全に充填され、良好なステ
ップ・カバレンジを有するＭ合金配線層２を半導体基板
１の表面に形成することが可能となる。
第２図に示す本発明の他の実施例においては、まず第２
図（ａｌに示すようにコンタクトホールｌｌａを形成し
た半導体基板１１の表面に膜厚５μｍのＭフィルム３を
載せ、つぎに第１図の場合と同様にこの半導体基板１１
をホルダ５に搭載して第３図に示す処理装置内に搬入す
る。
図（ａｌに示すようにコンタクトホールｌｌａを形成し
た半導体基板１１の表面に膜厚５μｍのＭフィルム３を
載せ、つぎに第１図の場合と同様にこの半導体基板１１
をホルダ５に搭載して第３図に示す処理装置内に搬入す
る。
そして半導体基板１１の温度を４５０℃に保って１０分
間加熱して第２図（ｂｌに示すように半導体基板１１と
Ｍフィルム３とを密着させる。その後温度調節器７によ
りヒータ６に流す電流を増加して半導体基板１１の温度
を５５０℃に上昇させると、第２図（Ｃ１に示すように
半導体基板１１のコンタクトホールｌｌａ内にＡｔフィ
ルム３の半導体基板１１と接していた部分が圧入され、
半導体基板１１の表面にステ・ノブ・カバレンジの良好
な配線層を形成することが可能となる。
間加熱して第２図（ｂｌに示すように半導体基板１１と
Ｍフィルム３とを密着させる。その後温度調節器７によ
りヒータ６に流す電流を増加して半導体基板１１の温度
を５５０℃に上昇させると、第２図（Ｃ１に示すように
半導体基板１１のコンタクトホールｌｌａ内にＡｔフィ
ルム３の半導体基板１１と接していた部分が圧入され、
半導体基板１１の表面にステ・ノブ・カバレンジの良好
な配線層を形成することが可能となる。
以上の説明から明らかなように本発明によれば、半導体
基板の表面に合金配線層を形成した後、高圧の不活性ガ
ス雰囲気内で加熱するので、合金配線層によって封じ込
められていた空孔を合金配線層によって充填することが
可能となる利点があり、著しい経済的及び、信鯨性向上
の効果が期待できる半導体装置の製造方法の提供が可能
となる。
基板の表面に合金配線層を形成した後、高圧の不活性ガ
ス雰囲気内で加熱するので、合金配線層によって封じ込
められていた空孔を合金配線層によって充填することが
可能となる利点があり、著しい経済的及び、信鯨性向上
の効果が期待できる半導体装置の製造方法の提供が可能
となる。
第１図は本発明による一実施例を工程順に示す側断面図
、 第２図は本発明による他の実施例を工程順に示す側断面
図、 第３図は本発明に用いる処理装置の概略構造を示す図、 第４図は従来の半導体装置の製造方法を示す側断面図、
である。 図において、 Ｌｌｌは半導体基板、 ｌａ、ｌｌａはコンタクトホール、 ２はＭ合金配線層、 ２ａは空孔、 ３はＡ／フィルム、 ４は処理室、 ５はホルダ、 ６はヒータ、 ７は温度調節器、 ８はボンベ、 ９は圧力調節器、 を示す。 ：づ／ （ａｌ スパッタ法によるＭ合金配線層（２）の形成〜） 加圧・加熱処理後の状態 本発明による一実施例を工程順に示す側断面図第 図 ＋ａ＋ ＡＺフィルム（３） の載置 へ） 加熱処理した状態 （ｃｌ 加圧・加熱処理した状態 本発明による他の実施例を工程順に示す便所面図本発明
に用いる処理装置の概略構造図 第 図 従来の半導体装置の製造方法を示す側断面図第 図
、 第２図は本発明による他の実施例を工程順に示す側断面
図、 第３図は本発明に用いる処理装置の概略構造を示す図、 第４図は従来の半導体装置の製造方法を示す側断面図、
である。 図において、 Ｌｌｌは半導体基板、 ｌａ、ｌｌａはコンタクトホール、 ２はＭ合金配線層、 ２ａは空孔、 ３はＡ／フィルム、 ４は処理室、 ５はホルダ、 ６はヒータ、 ７は温度調節器、 ８はボンベ、 ９は圧力調節器、 を示す。 ：づ／ （ａｌ スパッタ法によるＭ合金配線層（２）の形成〜） 加圧・加熱処理後の状態 本発明による一実施例を工程順に示す側断面図第 図 ＋ａ＋ ＡＺフィルム（３） の載置 へ） 加熱処理した状態 （ｃｌ 加圧・加熱処理した状態 本発明による他の実施例を工程順に示す便所面図本発明
に用いる処理装置の概略構造図 第 図 従来の半導体装置の製造方法を示す側断面図第 図
Claims (1)
- 【特許請求の範囲】 段差を有する半導体基板（１）上に合金配線層を形成す
る工程と、 前記半導体基板（１）を高圧ガス雰囲気中において加熱
処理する工程と、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2106190A JPH03225829A (ja) | 1990-01-30 | 1990-01-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2106190A JPH03225829A (ja) | 1990-01-30 | 1990-01-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03225829A true JPH03225829A (ja) | 1991-10-04 |
Family
ID=12044384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2106190A Pending JPH03225829A (ja) | 1990-01-30 | 1990-01-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03225829A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5527561A (en) * | 1991-05-28 | 1996-06-18 | Electrotech Limited | Method for filing substrate recesses using elevated temperature and pressure |
| US6218277B1 (en) | 1998-01-26 | 2001-04-17 | Texas Instruments Incorporated | Method for filling a via opening or contact opening in an integrated circuit |
| US6329284B2 (en) | 1995-10-17 | 2001-12-11 | Mitsubishi Denki Kabushiki Kaisha | Manufacturing process of a semiconductor device |
| KR100416815B1 (ko) * | 1996-12-04 | 2004-05-10 | 주식회사 하이닉스반도체 | 반도체소자의다중금속층형성방법 |
| US8079131B2 (en) | 2008-11-26 | 2011-12-20 | Napra Co., Ltd. | Method for filling metal into fine space |
-
1990
- 1990-01-30 JP JP2106190A patent/JPH03225829A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5527561A (en) * | 1991-05-28 | 1996-06-18 | Electrotech Limited | Method for filing substrate recesses using elevated temperature and pressure |
| US6329284B2 (en) | 1995-10-17 | 2001-12-11 | Mitsubishi Denki Kabushiki Kaisha | Manufacturing process of a semiconductor device |
| KR100416815B1 (ko) * | 1996-12-04 | 2004-05-10 | 주식회사 하이닉스반도체 | 반도체소자의다중금속층형성방법 |
| US6218277B1 (en) | 1998-01-26 | 2001-04-17 | Texas Instruments Incorporated | Method for filling a via opening or contact opening in an integrated circuit |
| US8079131B2 (en) | 2008-11-26 | 2011-12-20 | Napra Co., Ltd. | Method for filling metal into fine space |
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