JPH03225966A - フオトダイオード - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、光通信、超高速情報処理、並列情報処理など
の分野に用いられる光・電子集積回路により構成したフ
ォトダイオードに関するものである。

（従来の技術） フォトダイオードにおいて、その周辺回路としてのＦＥ
Ｔ等を一緒に集積化する０ＥＩＣ技術が知られている。

第４図は、その−例であり、半絶縁性のＩｎＰ基板上４
０に、ＩｎＰ層４１．ＩｎＧａＡｓ層４２、ＩｎＡｌＡ
ｓｎＡｌＡｓ層上３４４．ｎ−ＩｎＧａＡｓ層４５，１
−ＩｎＧａＡｓ層４６．ｐ−ＩｎＧａＡｓ層４７．ｐ電
極４８．ｎ電極４９よりなるＰＩＮフォトダイオード領
域と、ＩｎＰ層４１．ＩｎＧａＡｓ層４２．ＩｎＡｌＡ
ｓｎＡｌＡｓ層上３極５０．ｎ電極５１よりなるＨＥＭ
Ｔ領域とを集積化し、電極パターン５２などにより両者
の接続を行なって形成したフォトダイオードである。フ
ォトダイオード領域の各層の結晶成長とともに、ＦＥＴ
領域も同時に結晶成長され、その後、エツチングでＦＥ
Ｔ領域の上部のフォトダイオード層を除き、ＦＥＴを形
成している。したがって、フォトダイオードとＦＥＴと
の間に段差が生じ、フォトワーク等による層形成を困難
なものとしている。

また、フォトダイオードとＦＥＴの平坦化を図ったもの
で、半絶縁性の基板にフォトダイオードを埋め込んだも
のがあるが、この場合は、ＦＥＴは、フォトダイオード
とほぼ平坦に形成されているが、フォトダイオード領域
とＦＥＴ領域とにおける各層を別々に結晶成長させなけ
ればならない。

したがって、結晶成長工程が複雑となり、高度な選択成
長技術が要求される。

（発明が解決しようとする課題） 本発明は、上述した事情に鑑みてなされたもので、０Ｅ
ＩＣ構造を採用することにより、フォトダイオードにお
いて、周辺電子回路を集積化し、広帯域化、高感度化そ
して高信頼性を図るとともに、作製の際に受光素子およ
び電子素子の個々の性能を劣化させない素子構造を有す
るフォトダイオードを提供することを目的とするもので
ある。

（課題を解決するための手段） 本発明は、半導体基板上に、フォトダイオード領域とＦ
ＥＴ領域とが設けられたフォトダイオードにおいて、少
なくとも、フォトダイオード領域のための光吸収層と、
ＦＥＴ領域のための能動層と、保護層と、コンタクト層
とが、その順に、両方の領域に共通して設けられている
ことを特徴とするものである。

（作　用） 本発明は、半導体基板上に、フォトダイオード領域とＦ
ＥＴ領域とが設けられたフォトダイオードにおいて、少
なくとも、フォトダイオードのための光吸収層、ＦＥＴ
のための能動層、保護層、コンタクト層が、その順に、
両方の領域に共通して設けたことにより、フォトダイオ
ード領域とＦＥＴ領域との間に段差を生じることがなく
、１回の成長で結晶が製作できるものである。また、最
上層にコンタクト層を設けたことにより、フォトダイオ
ードにおいて、ｐ電極の接触抵抗を低減できると同時に
、ＦＥＴにおいて、ゲート抵抗を低減できる作用がある
。

（実施例） 第１図は、本発明をＩｎＧａＡｓ系のフォトダイオード
に適用した一実施例を説明するための断面図である。図
中、左側がＰＩＮフォトダイオード（以下、ＰＩＮ−Ｐ
Ｄという。）の領域、右側−４＝ が接合型電界効果トランジスタ（以下、ＪＦＥＴという
。）の領域である。１は入射光、２はｐ側電極、３は反
射防止膜、４はＳｉＮｘの表面保護膜、５は配線金属、
６はｎ−ＩｎＧａＡｓＰのコンタクト層、７はｎ−■ｎ
Ｐの保護層、８はｎＩｎＧａＡｓの層、９はｎ　　−Ｉ
ｎＧａＡｓ層、１０はｎ−ＩｎＰ層、１１は半絶縁性の
ＩｎＰ基板、１２はＺｎ拡散領域、１３はｎ側電極、１
４はソース電極、１５はゲート電極、１６はドレイン電
極である。

ＰＩＮ−ＰＤの領域について説明する。

最下層のｎ−ＩｎＰ層１０は、半絶縁性のＩｎＰ基板１
１から、ｎ　　−ＩｎＧａＡｓＰ９への転位の伝播を防
ぐためのバッファ層であると同時に、ｎ側電極１３のコ
ンタクト層ともなっている。次のｎ−−ＩｎＧａＡｓ層
９は、光吸収層であり、これに続＜ｎ−ＩｎＧａＡｓ層
８は、本来ＪＦＥＴの能動層として導入したものである
が、ＰＩＮ−ＰＤにとっては、ｐｎ接合形成のためのＺ
ｎ拡散の際、速い拡散を防ぐ働きがあり、拡散の制御性
がよく、急峻なｐｎ接合を形成するのに有効である。ｎ
−ＩｎＰ層７は、保護層として働くものであり、フォト
ダイオードの暗電流低減および高感度化に有効である。

その上のｎ−ＩｎＧａＡｓＰのコンタクト層６は、ｐ電
極の接触抵抗を低減するのに有効である。

次に、ＪＦＥＴの領域について説明する。

最下層のｎ−ＩｎＰ層１ｏは、バッファ層である。次の
ｎ−−ＩｎＧａＡｓ層９は、Ｐ：［Ｎ−ＰＤの光吸収層
として設けられたものであるが、ここでは、バッファ層
として働く。これらバッファ層は、ＪＦＥＴの能動層に
流れる電流が基板側に漏れるのをブロックする役目を持
ち、ドレイン電流−電圧特性において良好な飽和特性を
得るために重要である。次のｎ−ＩｎＧａＡｓ層８は、
電流の通路となる層であり、能動層あるいはチャンネル
層と呼ばれる。この層には、通常、ｎ型不純物がドーピ
ングされる。その上のｎ−ＩｎＰ層７は、ゲート・リー
ク電流を低減するための保護層である。ｎ−ＩｎＧａＡ
ｓＰのコンタクト層６を設けたことにより、ゲート抵抗
の低減ができ、素子の高性能化を図ることができる。ゲ
ートを形成するためのＰ＋領域１２は、このコンタクト
層６と保護層７の内部に形成され、そのフロントは、ｎ
−ＩｎＧａＡｓ層８の能動層に入り込んでいる。

コンタクト層６と保護層７は、ゲート領域を残し、他は
エツチングにより除去されており、ＦＥＴの性能に重大
な影響を及ぼすオーミック抵抗の低減のために、ソース
およびドレイン電極が能動層８の表面上に直接設置され
ている。

第１図の集積回路によるフォトダイオードの製作工程の
一例を第２図により説明する。

■（Ａ）図に示すように、有機金属気相成長法（ＭＯＶ
ＰＥ法）などを用いて、半絶縁性のＩｎＰ基板（ＳＩ−
ＩｎＰ基板）１１上に順次、ｎ−ＩｎＰ層１０、ｎ−−
ＩｎＧａＡｓ層９、ｎ−ＩｎＧａＡｓ層８、ｎ−ＩｎＰ
層７、ｎ−ＩｎＧａＡｓＰ層６を結晶成長する。

■（Ｂ）図に示すように、ｎ−ＩｎＧａＡｓＰ層６の表
面に、プラズマＣＶＤ法により５ｉＮＸ膜１７を成膜し
た後、ＰＩＮ−ＰＤのＰ＋領域およびＪＦＥＴのゲート
領域形成のための拡散マスクとして、ＳｉＮｘ膜１７上
にフォトワークにより円形パターン１７ａ、１７ｂを作
製する。

■（Ｃ）図に示すように、ＳｉＮｘ膜を拡散マスクとし
て、ＰＩＮ−ＰＤおよびＪＦＥＴ部にｐｎ接合を形成す
るために、同時に、Ｚｎを選択拡散して、Ｐ＋領域１２
を形成する。

なお、（Ｃ）図では、拡散領域であるＰ＋領域１２を見
やすくするために、コンタクト層６．保護層７．ｎ　−
ＩｎＧａＡｓ層８、ｎ−−ＩｎＧａＡｓ層９のハツチン
グを省略して図示した。

ＰＩＮ−ＰＤおよびＪＦＥＴ部における拡散フロントの
相対的位置については、ｎ−ＩｎＰの保護層７の層厚を
調節しておくことにより調整でき、それにより、ＰＩＮ
−ＰＤ部とＪＦＥＴ部との同時拡散を可能とした。

■ＳｉＮｘ膜をフッ酸系エッチャントで除去する。

■（Ｄ）図に示すように、ｎ−ＩｎＧａＡｓＰ層６をエ
ツチングするために、３ｉ０．膜１８を形成し、フォト
ワークにより円形パターン１８ａを作製する。選択エツ
チングにより、５ｉｎ２膜１８をマスクとして、（Ｅ）
図のようにｎ−ＩｎＧａＡｓＰ層６をエツチングする。

エツチング後は、ＳｉＯ２膜１８は、除去する。

■（Ｆ）図に示すように、前処理の後、プラズマＣＶＤ
法により、ＳｉＮｘ膜を表面保護膜４として再び成膜し
、レジスト１９を塗布する。その後、ＪＦＥＴ部におい
て、フォトワークによりＳｉＮｘ表面保護膜４にソース
およびドレイン電極形成のためのコンタクト・ホールを
開けた後、これをマスクにして、能動層８の表面に達す
るまで選択エツチングし、リフトオフ等により、ソース
電極１４およびドレイン電極１６を形成する。

ＰＩＮ−ＰＤのｐ電極およびＪＦＥＴのゲート電極の形
成は、例えば（Ｇ）図に示すように、リフトオフ法によ
ることができる。先ず、ＳｉＮｘ表面保護膜４上にレジ
スト２０を塗布する。ついで、フォトワークによりフォ
トダイオードのｐ電極およびＪＦＥＴのゲート電極のコ
ンタクト・ホール形成のためのパターニングを行なう。

レジストを残した状態で、全面に電極金属を蒸着し蒸着
金属層２１を形成する。次に、レジスト剥離液によりレ
ジストを除去すると、（Ｈ）図に示すように、コンタク
ト・ホール部分のみに蒸着金属を残すことができる。

■次に、メサエッチングによりＰＩＮ−ＰＤとＪＦＥＴ
の素子分離を行なう。

■メサエッチング後、メサエッチング面にＰ−ＣＶＤに
より、ＳｉＮｘ膜を成膜する。

■ＰＩＮ−ＰＤ用のｎ側電極１３を形成する。

［相］最後に、配線金属５の蒸着およびパターニングを
行なって、光・電子集積回路により構成したフォトダイ
オードを作成できる。

なお、■で述べた素子分離の工程は、■におけるＳｉＮ
ｘ膜の成膜後に行なうようにしてもよい。

その場合には、■におけるＳｉＮｘ膜の成膜工程は不要
である。また、■におけるＰＩＮ−ＰＤ用のｎ（Ｉ！Ｉ
電極１３を形成するための工程は、■のソ−スミ極およ
びドレイン電極の形成と同時に行なうことができる。

この製造工程によれば、次の効果が期待できるものであ
る。

■結晶成長工程は１回でよいし、エピタキシャル層の層
数も、３〜４層とＰＩＮフォトダイオードとＦＥＴとの
集積回路としてはきわめて少ない層数で実現できる。

■ＰＩＮ−ＰＤおよびＪＦＥＴのｐｎ接合形成のための
不純物拡散を同時に行なっているので能率的である。

■製造工程は、はとんどの工程を同一平面上で行なって
いるので、フォトワークを安定、かつ、精密に行なうこ
とができる。

■ＪＦＥＴのソース電極およびドレイン電極をｎ−Ｉｎ
ＧａＡｓの能動層の表面に設置しているので良好なオー
ミック・コンタクトが得られ、高速応答性あるいは高ｇ
ｍ（相互コンダクタンス）等、高性能化が期待できる。

■ＰＩＮ−フォトダイオードおよびＪＦＥＴの１ ｐｎ接合形成のための不純物拡散を同時に行なっている
ので、結晶が受ける熱損傷が小さい。

■コンタクト層を設けたので、ＰＩＮ−ＰＤのｐ電極の
接触抵抗、ＪＦＥＴのゲート抵抗を低減できる。

■コンタクト層として、ｎ−ＩｎＧａＡｓＰを用いた場
合は、ｎ−ＩｎＰの保護層のエツチングマスクとして使
用できる。

第３図は、本発明の他の実施例の光・電子集積回路によ
り構成したフォトダイオードの１要素を説明するための
断面図である。第１図と同様、左側がＰＩＮ−ＰＤの領
域、右側がＪＦＥＴの領域である。なお、第１図と同様
な部分は、同一の符号を付して説明を省略する。この実
施例では、ＰＩＮ−ＰＤのｎ電極１３をｎ−ＩｎＰ層８
上に設けることにより、ｐ電極とｎ電極とを同一平面上
に形成したものである。さらに、素子間分離のための溝
をポリイミド２２で埋め込み、その上に配線金属５を設
置した。したがって、特に、フォトワークを容易に行な
うことができ、それにより高１２− 歩留まりが期待できるものである。

以上、フォトダイオードとして、ＩｎＧａＡｓ系のもの
について説明したが、他の系のフォトダイオードにも本
発明が適用できることは明らかである。

（発明の効果） 以上の説明から明らかなように、本発明によれば、ＰＩ
Ｎ−フォトダイオードとＦＥＴとを同一基板上に集積し
ているため、寄生インダクタンスおよび寄生容量が低減
化され、光受信器の広帯域化および高感度化が可能とな
っている。また、コンタクト層を設けたことにより、素
子の高性能化を図った光・電子集積回路によるフォトダ
イオードを提供できる。製造に際しても、ＰＩＮフォト
ダイオードとＦＥＴの動作に必要なエピタキシャル層の
暦数が３〜４層ときわめて少なく、共通の層を用いてい
るから、結晶成長も１回で行なうことができる効果があ
る。

【図面の簡単な説明】

第１図は、本発明のＰＩＮフォトダイオードの一実施例
を説明するための断面図、第２図は、製造工程の説明図
、第３図は、本発明のＰＩＮフォトダイオードの他の実
施例を説明するための断面図、第４図は、従来のＰＩＮ
フォトダイオードの一例を説明するための断面図である
。 １・・・大射光、２・・・ｐ側電極、３・・・反射防止
膜、４・・・ＳｉＮｘの表面保護膜、５・・・配線金属
、６・・・ｎ−ＩｎＧａＡｓＰのコンタクト層、７　・
ｎ　−ＩｎＰの保護層、８・ｎ−ＩｎＧａＡｓの層、９
・・・ｎ−＝ＩｎＧａＡｓ層、１０・ｎ−ＩｎＰ層、１
１・・・半絶縁性のＩｎＰ基板、１２・・・Ｐ十領域、
１３・・・ｎ側電極、１４・・・ソース電極、１５・・
・ゲート電極、１６・・・ドレイン電極。

Claims (1)

【特許請求の範囲】
1. 半導体基板上に、フォトダイオード領域とＦＥＴ領域と
   が設けられたフォトダイオードにおいて、少なくとも、
   フォトダイオード領域のための光吸収層と、ＦＥＴ領域
   のための能動層と、保護層と、コンタクト層とが、その
   順に、両方の領域に共通して設けられていることを特徴
   とするフォトダイオード。