JPH03218077A - フオトダイオード - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、光通信、超高速情報処理、並列情報処理など
の分野に用いられる光・電子集積回路により構成したフ
ォトダイオードに関するものである。

（従来の技術） フォトダイオードからの信号出力回路を第３図に示す。

フォトダイオード３１には、抵抗３２を介してバイアス
電源からの電源電流が与えられ、その出力が前置増幅器
３３で増幅され、リミッタ回路３４を通して、出力信号
が得られるよう光受信器が構成される。

このような、従来の光受信器における構成は、個別部品
型のフォトダイオードと増幅器等の周辺電子回路が個別
に作製され、ハイブリッドに結合されている。光素子お
よび電子素子を個別に組み合わせたハイブリッド形式の
場合、マウント，パッケージや、ボンディングワイヤな
どが持つ寄生容量や寄生インダクタンスが大きく、その
ために高速信号波形は大きく劣化し、応答速度や雑音特
性などが制限されるという問題がある。また、小型化・
低消費電力化にも限界がある。

（発明が解決しようとする課題） 本発明は、上述した事情に鑑みてなされたもので、ＯＥ
ＩＣ構造を採用することにより、受光素子および電子素
子そのものの広帯域化、高感度化そして高信頼性を図る
とともに、作製の際に受光素子および電子素子の個々の
性能を劣化させない素子構造を有するフォトダイオード
を提供することを目的とするものである。

（課題を解決するための手段） 本発明は、半導体基板上に、下層に、高純度エピタキシ
ャル層、上層に、キャップ層として、バンド・ギャップ
の大きいエピタキシャル層、その間にキャップ層よりバ
ンド・ギャップが小さく、キャリアの飽和速度が大きい
不純物を添加したエピタキシャル層を中間層として形成
したエピタキシャル構造であって、フォトダイオード領
域においては、前記下層を光吸収層、前記中間層をコン
タクト層とし、ＦＥＴ領域においては、前記下層をバッ
ファ層、前記中間層を能動層とした、ことを特徴とする
ものである。

前記中間層を不純物拡散の際の制御層として利用するこ
とができる。

（作　用） ＰＩＮフォトダイオードとフロントエンドアンプからな
る光受信器ＯＣＲ時定数による帯域を、３ｄＢにおける
遮断周波数をｆｃとすると、ｆｃ　＝１／２πＲｂＣｔ となる。

ここで、Ｒｂは、フォトダイオードのバイアス抵抗であ
る。Ｃｔは、全入力容■であり、フォトダイオードのｐ
ｎ接合容ｉｃｐ，増幅回路の初段ＦＥＴのゲート容ｆｔ
ｃｇ　、配線容量を含めた寄生容ｉｔ　Ｃ　ｓの和で与
えられる。すなわち、Ｃｔ　＝Ｃｐ　＋Ｃｇ　＋Ｃｓ 一方、光受信器の入力換算雑音は、高周波領域では周波
数に比例して増大し、その比例定数は、Ｃｔ２／ｇｍ で与えられる。ｇｍは、初段ＦＥＴの相互コンダクタン
スである。また周波数に依存しない熱雑音成分は、１／
Ｒｂに比例する。

したがって、光受信器の広帯域化、低雑音化（高感度化
）を図るには、Ｃｔを小さく、ｇｍを大きくすることが
重要である。

フォトダイオード（一般には受光素子）と電子素子とを
、単体で接続（ハイブリッド接続）する場合、接続には
ワイヤ・ホンデイングを用いるため、寄生インダクタン
スおよび寄生容量の低減には限度があり、上述した理由
から光受信器の広帯域化および高感度化が制限される。

一方、光素子と電子素子を同一基板上に集積した形態の
ものを光・電子集積回路（ＯＥＩＣ：ｏｐｔｏ　　ｅｌ
ｅｃｔｒｏｎｉｃ　　ｉｎｔｅｇｒａｔｉｏｎ　　ｃｉ
ｒｃｕｉｔｓ）と呼び、その中で受光素子と電子素子を
集積したものを受光（または受信）ＯＥＩＣと呼ぶが、
このＯＥＩＣでは、光素子と電子素子の接続にはワイヤ
ーを使用せず、フォトリソグラフイ技術により１μｍオ
ーダの籾度で形成した細くて短い配線パターンを使用し
ている。

したがって、ワイヤ・ポンデイングを使用しないために
、ボンディングバッドが不用であり、配線パターンが微
細であることから、寄生インダクタンスおよび寄生容量
をきわめて小さくすることができ、その結果、広帯域化
、高感度化が可能である。

（実施例） 第１図は、本発明の一実施例の光・電子集積回路により
構成したフォトダイオードの１要素を説明するための断
面図である。図中、左側がＰＩＮフォトダイオード（以
下、ＰＩＮ−ＰＤという。）の領域、右側が接合型電界
効果トランジスタ（以下、ＪＦＥＴという。）の領域で
ある。１は大射光、２はｐ側電極、３は反射防止膜、４
は表面保護膜、５は配線金属、６はｎＱＩｎＰのキャッ
プ層、７はｎ型ＩｎＧａＡｓ層、８はＰ＋領域、９はｎ
一型ＩｎＧａＡｓ層、１０はｎ型またはｎ一型のＩｎＰ
層、１１はｎ　ｆｔ！Ｉ１電極、１２はソース電極、１
３はゲート電極、１４はドレイン電極、１５は半絶縁性
のＩｎＰ基板である。

ＰＩＮ−ＰＤの領域について説明する。

最下層のｎ型ＩｎＰ層１０は、半絶縁性のＩｎＰ基板１
５から光吸収層９への転位の伝播を防ぐためのパッファ
層であると同時に、ｎ側電極１ｌのコンタクト層ともな
っている。次のｎ一型ＩｎＧａＡｓ層９は、光吸収層で
あり、これに続くｎ型ＩｎＧａＡｓ層７は、本来ＪＦＥ
Ｔの能動層として導入したものであるが、ＰＩＮ−ＰＤ
にとっては、ｐｎ接合形成のためのＺｎ拡散での速い拡
散を防ぐ働きがあり、拡散の制御性がよく、急峻なｐｎ
接合を形成するのに有効である。最上層のｎ一型ＩｎＰ
層６は、その表面上にプラズマＣｖＤ法により成膜した
ＳｉＮの表面保護膜４とともに表面保護層として働き、
フォトダイオードの暗電流低減および高感度化に有効で
ある。拡散は、拡散マスクを用いて、ｎ一型ＩｎＰのキ
ャップ層６を選択的にエッチングした後、ｎ型ＩｎＧａ
ＡＳ層７の表面より行なって、Ｐ十領域８を形成する。

Ｐ側電極２は、拡散されたＩｎＧａＡｓ層７の表面上に
設置することにより、良好なオーミック・コンタクトの
達成を図っている。

次に、ＪＦＥＴの領域について説明する。

最下層のｎ型ＩｎＰ層１０は、バッファ層である。次の
ｎ一型ＩｎＧａＡｓ層９は、ＰＩＮ−ＰＤの光吸収層と
して設けられたものであるが、ここでは、パッファ層と
して働く。これらパッファ層は、ＪＦＥＴの能動層に流
れる電流が基板側に漏れるのをブロックする役目を持ち
、ドレイン電流一電圧特性において良好な飽和特性を得
るために重要である。次のｎ型ＩｎＧａＡｓ層７は、電
流の通路とな゛る層であり、能動層あるいはチャンネル
層と呼ばれる。この層には、通常、ｎ型不純物がドーピ
ングされる。最上層のｎ一型ＩｎＰ層６（キャップ層）
はゲート・リーク電流を低減するための保護層であり、
ゲートを形成するためのＰ十領域８は、このキャップ層
６の内部に形成され、そのフロントは、ｎ型ＩｎＧａＡ
ｓ層７の能動層に入り込んでいる。キャップ層６は、ゲ
ート領域を残し、他はエッチングにより除去されており
、ＦＥＴの性能に重大な影響を及ぼすオーミック抵抗の
低減のために、ソースおよびドレイン電極が能動層の表
面上に直接設置されている。

？４図は、ＰＩＮ−ＰＤとＪＦＥＴとの受信ＯＥＩＣの
最も基本的な高インピーダンス型の回路である。図中、
４１はＰＩＮ−ＰＤ，４２はＪＦＥＴ，Ｖ，■８はバイ
アス電圧、Ｒｈはバイアス抵抗、Ｖｂはゲート電圧、Ｇ
はゲート、Ｄはドレイン、Ｓはソース、ＲＬは負荷抵抗
、ＶＤはドレイン電圧、ＶｏＵＴは出力電圧である。

変調された光信号がＰＩＮ−ＰＤ４１に人力されると、
人力信号に応じた光電流がバイアス抵抗Ｒｂに流れ、変
調人力信号に応じてＪＦＥＴ４２のゲート電圧が変化す
る。その結果ドレイン電流工．は、 △Ｉａ”Ｉ−ｈ・Ｒｂ　−ｇｍ に応じて変化する。

ここで、■．は、ＰＩＮ−ＰＤ４１の光電流、ｇｍは、
ＪＦＥＴ４２の相互コンダクタンスである。

最終的には、負荷抵抗ＲＬを介して変調出力信号として
取り出される。

この第４図の回路は、第１図で説明した集積回路に、バ
イアス抵抗，負荷抵抗等をパターニングすることにより
、容易に構成することができる。

第１図の集積回路によるフォトダイオードの製作工程の
一例を第２図により説明する。

■（Ａ）図に示すように、有機金属気相成長法（ＭＯＶ
ＰＥ法）などを用いて、半絶縁性のＩｎＰ基板（ＳＩ−
ＩｎＰ基板）１５上に順次、ｎ型ＩｎＰ層１０、ｎ一型
ＩｎＧａＡｓ層９、ｎ型ＩｎＧａＡｓ層７、ｎ型ＩｎＰ
層６を結晶成長する。

■（Ｂ）図に示すように、ｎ型ＩｎＰのキャップ層６の
表面に、プラズマＣＶＤ法によりＳｉＮ膜１６を成膜し
た後、ＰＩＮ−ＰＤのＰ＋領域形成のための拡散マスク
として、ＳｉＮ膜上にフオトワークにより円形パターン
１６ａを作製する。

■（Ｃ）図に示すように、ＳｉＮ膜拡散マスクをマスク
にしてｎ型ＩｎＰのキャップ層６をエッチングする。

■（Ｄ）図に示すように、■で成膜したＳｉＮ膜上にレ
ジスト１７を被着し、フオトワークによりＪＦＥＴゲー
ト作製用の拡散マスクを作製する。

■（Ｅ）図に示すように、レジスト１７をエツチオフし
、ＳｉＮ膜を拡散マスクとして、ＰＩＮ−ＰＤおよびＪ
ＦＥＴ部にｐｎ接合を形成するために、同時に、Ｚｎ（
あるいはＣｄ）を選択拡散して、Ｐ＋領域８を形成する
。

なお、（Ｅ）図では、拡散領域であるＰ＋領域８を見や
すくするために、キャップ層６，ｎ型ＩｎＧａＡｓ層７
、ｎ一型ＩｎＧａＡｓ層９のハッチングを省略して図示
した。

ｐｎ接合形成のための不純物拡散は、ＰＩＮ−ＰＤ部で
は能動層表面、ＪＦＥＴ部ではキャップ層表面から同時
に行ない、拡散フロントの位置制御は、拡散温度、時間
の調整により行なわれる。

ＰＩＮ−ＰＤおよびＪＦＥＴ部における拡散フロントの
相対的位置については、ｎ型ＩｎＰのキャップ層６の層
厚を調節しておくことにより調整でき、それにより、Ｐ
ＩＮ−ＰＤ部とＪＦＥＴ部との同時拡散を可能とした。

■ＳｉＮ膜をフッ酸系エッチャントで除去する。

■（Ｆ）図に示すように、前処理の後、プラズマＣＶＤ
法により、ＳｉＮ膜を表面保護膜４として再び成膜する
。その後、ＪＦＥＴ部において、フォトワークによりＳ
ｉＮ表面保護膜４にソースおよびドレイン電極形成のた
めのコンタクト・ホールを開けた後、これをマスクにし
てｎ型ＩｎＰのキャップ層６を選択エッチングし、リフ
ト・オフ等により、ソース電極１２およびドレイン電極
１４を形成する。

ＰＩＮ−ＰＤのｐ電極およびＪＦＥＴのゲート電極の形
成は、例えば（Ｇ）図に示すように、リスト・オフ法に
よることができる。先ず、ＳｉＮ表面保護膜４上にレジ
スト１８を塗布する。ついで、フォトワークによりフォ
トダイオードのｐ電極およびＪＦＥＴのゲート電極のコ
ンタクト・ホール形成のためのパターニングを行なう。

レジストを残した状態で、全面に電極金属を蒸着し蒸着
金属層１９を形成する。次に、レジスト剥雛液によりレ
ジストを除去すると、（Ｈ）図に示すように、コンタク
ト・ホール部分のみに蒸着金属を残すことができる。

■次に、メサエッチングによりＰＩＮ−ＰＤとＪＦＥＴ
の素子分離を行なう。

■メサエッチング後、メサエッチング面にＰ一ＣＶＤに
より、ＳｉＮ膜を成膜する。

［株］ＰＩＮ−ＰＤ用のｎ側電極を形成する。

■最後に、配線金属の蒸着およびバターニングを行なっ
て、光・電子集積回路により構成したフォトダイオード
を作成できる。

なお、■で述べた素子分離の工程は、■におけるＳｉＮ
膜の成膜後に行なうようにしてもよい。

その場合には、■におけるＳｉＮ膜の成膜工程は不要で
ある。また、［相］におけるＰＩＮ−ＰＤ用のｎ側電極
を形成するための工程は、■のソース電極およびドレイ
ン電極の形成と同時に行なうことができる。

この製造工程によれば、次の効果が期待できるものであ
る。

■結晶成長工程は１回でよいし、エピタキシャル層の層
数も、３〜４層とＰＩＮフォトダイオードとＦＥＴとの
集積回路としてはきわめて少ない暦数で実現できる。

■ＰＩＮ−ＰＤおよびＪＦＥＴのｐｎ接合形成のための
不純物拡散を同時に行なっているので能率的である。

■製造工程は、ほとんどの工程を同一平面上で行なって
いるので、フォトワークを安定、かつ、精密に行なうこ
とができる。

■ＰＩＮ−ＰＤのｐ電極、ＪＦＥＴのソース電極および
ドレイン電極をｎ型ＩｎＧａＡｓの能動層の表面に設置
しているので良好なオーミック・コンタクトが得られ、
高速応答性あるいは高ｇｍ（相互コンダクタンス）等、
高性能化が期待できる。

■ＰＩＮ−フォトダイオードおよびＪＦＥＴのｐｎ接合
形成のための不純物拡散を同時に行なっているので、結
晶が受ける熱損傷が小さい。

第５図は、本発明の他の実施例の光・電子集積回路によ
り構成したフォトダイオードの１要素を説明するための
断面図である。第１図と同様、左側がＰＩＮ−ＰＤの領
域、右側がＪＦＥＴの領域である。なお、第１図と同様
な部分は、同一の符号を付して説明を省略する。この実
施例では、ＰＩＮ−ＰＤのｎ電極１１をｎ型ＩｎＧａＡ
ｓ層７上に設けることにより、ｐ電極とｎ電極とを同一
平面上に形成したものである。さらに、素子間分離のた
めの溝をポリイミド２０で埋め込み、その上に配線金属
５を設置した。したがって、特に、フォトワークを容易
に行なうことができ、それにより高歩留まりが期待でき
るものである。

以上、フォトダイオードとして、ＩｎＧａＡｓ系のもの
について説明したが、他の系のフォトダイオードにも本
発明が適用できることは明らかである。

（発明の効果） 以上の説明から明らかなように、本発明によれば、ＰＩ
Ｎ−フォトダイオードとＦＥＴとを同一基板上に集積し
ているため、寄生インダクタンスおよび寄生容量が低減
化され、光受信器の広帯域化および高感度化が可能とな
っている。また、ＰＩＮフォトダイオードとＦＥＴの動
作に必要なエピタキシャル層の暦数が３〜４層ときわめ
て少なく、共通の層を用いているから、結晶成長も１回
で行なうことができる光・電子集積回路によるフォトダ
イオードを提供できる効果がある。

【図面の簡単な説明】

第１図は、本発明のＰＩＮフォトダイオードの一実施例
を説明するための断面図、第２図は、製造工程の説明図
、第３図，第４図は、ＰＩＮフオトダイオードとＦＥＴ
との関係を説明するための回路図、第５図は、本発明の
ＰＩＮフォトダイオードの他の実施例を説明するための
断面図である。 １・・・入射光、２・・・ｐｆｆｌｌ電極、３・・・反
射防止膜、４・・・表面保護膜、５・・・配線金属、６
・・・ｎ型ＩｎＰのキャップ層、７・・・ｎ型ＩｎＧａ
Ａｓ層、　８・・・Ｐ＋領域、９−ｎ一型ＩｎＧａＡｓ
層、１　０　・ｎ型ＩｎＰ層、１１・・・ｎ側電極、１
２・・・ソース電極、１３・・・ゲート電極、１４・・
・ドレイン電極、１５・・・半絶縁性ＩｎＰ基板。

Claims (1)

1. 【特許請求の範囲】 半導体基板上に、下層に、高純度エピタキシャル層、上
   層に、キャップ層として、バンド・ギャップの大きいエ
   ピタキシャル層、その間にキャップ層よりバンド・ギャ
   ップが小さく、キャリアの飽和速度が大きい不純物を添
   加したエピタキシャル層を中間層として形成したエピタ
   キシャル構造であって、 フォトダイオード領域においては、前記下層を光吸収層
   、前記中間層をコンタクト層とし、ＦＥＴ領域において
   は、前記下層をバッファ層、前記中間層を能動層とした
   、 ことを特徴とするフォトダイオード。