JPH0322712A - 信号生成回路 - Google Patents
信号生成回路Info
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- JPH0322712A JPH0322712A JP1157908A JP15790889A JPH0322712A JP H0322712 A JPH0322712 A JP H0322712A JP 1157908 A JP1157908 A JP 1157908A JP 15790889 A JP15790889 A JP 15790889A JP H0322712 A JPH0322712 A JP H0322712A
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- delay
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/04—Distributors combined with modulators or demodulators
- H04J3/047—Distributors with transistors or integrated circuits
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0635—Clock or time synchronisation in a network
- H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
データ・デマルチプレクサに用いられる信号生成回路に
関し、 遅延量の少ない第１の信号（ＤＬＰ）および第２の信号
（ＤＣＬＫ）を得ることを第１の目的とし、また、これ
らのＤＬＰおよびＤＣＬＫを使用することにより、デー
タ・デマルチプレクサの高速動作を図ることを第２の目
的とし、 クロック信号に従ってｎ個のフリップフロップＦＦの内
部状態を連鎖的に変化するジョンソンカウンタと、二亥
ジョンソンカウンタのｎ個のフリップフロップのＱ出力
とクロック信号との論理和を取ってその論理結果を第１
の信号として出力する論理ゲートと、該論理・ゲートの
入・出力遅延時間に相当する時間だけ前記クロック信号
を遅延し、第２の信号として出力する遅延手段と、を備
えて信号生成回路を構或し、また、前記信号生成回路を
備えるとともに、該信号生或回路の第２の信号に従って
シリアルデータ列を取り込んでパラレルデータ列に変換
する変換手段と、該信号生成回路の第１の信号に従って
パラレルデータ列をラッチし、出力するラッチ手段と、
を備えてデータ・デマルチプレクサを構或する。
関し、 遅延量の少ない第１の信号（ＤＬＰ）および第２の信号
（ＤＣＬＫ）を得ることを第１の目的とし、また、これ
らのＤＬＰおよびＤＣＬＫを使用することにより、デー
タ・デマルチプレクサの高速動作を図ることを第２の目
的とし、 クロック信号に従ってｎ個のフリップフロップＦＦの内
部状態を連鎖的に変化するジョンソンカウンタと、二亥
ジョンソンカウンタのｎ個のフリップフロップのＱ出力
とクロック信号との論理和を取ってその論理結果を第１
の信号として出力する論理ゲートと、該論理・ゲートの
入・出力遅延時間に相当する時間だけ前記クロック信号
を遅延し、第２の信号として出力する遅延手段と、を備
えて信号生成回路を構或し、また、前記信号生成回路を
備えるとともに、該信号生或回路の第２の信号に従って
シリアルデータ列を取り込んでパラレルデータ列に変換
する変換手段と、該信号生成回路の第１の信号に従って
パラレルデータ列をラッチし、出力するラッチ手段と、
を備えてデータ・デマルチプレクサを構或する。
本発明は、信号生成回路に関し、特に、シリアルデータ
列を複数ビットのパラレルデータ列に変換しラッチして
出力するデータ・デマルチプレクサに使用する信号生成
回路に関する。
列を複数ビットのパラレルデータ列に変換しラッチして
出力するデータ・デマルチプレクサに使用する信号生成
回路に関する。
ディジタル回路装置では、シリアルデータ列を複数ビッ
トのパラレルデータ列に変換して出力することかしばし
ば行われ、データ・デマルチプレクサはこうした用途に
使用される。
トのパラレルデータ列に変換して出力することかしばし
ば行われ、データ・デマルチプレクサはこうした用途に
使用される。
第１２図はこの種の従来の４ビットデータ・デマルチプ
レクサを示す図で、データ・デマルチプレクサ１は、４
つのフリップフロップＦ Ｆ ＋ｏｏ ”” ＦＦ １
０３をシリーズに接続したシリアル／パラレル変換回路
２と、シリアル／パラレル変換回路２の各Ｑ出力を各々
の入力とする４つのフリップフロップＦ Ｆ ｚ。。〜
ＦＦ，。，を有するデータ・ラッチ３と、を備えるとと
もに、遅延回路４およびジョンソンカウンタ５からなる
信号生成回路６を備える。遅延回路４は複数のゲートＧ
．−Ｇ．を直列に接続して、クロック信号ＣＬＫをゲー
トの段数に相当する所定の遅延時間（ｔｄ’）だけ遅ら
せた遅延クロンクＤＣＬＫを得るもの、ジョンソンカウ
ンタ５は複数のフリップフロップ（この例ではＦＦ，，
ＦＦ２の２つ）の終段のＱ出力と初段のＤ入力とを接続
し、前記シリアル／パラレル変換回路２の全てのフリッ
プフロップＦ Ｆ ｔ Ｇｏ ””” ＦＦ １０３に
データが格納されたあとの適当なタイミングでデータロ
ードパルスＤＬＰを得るものである。すなわち、前記シ
リアル／パラレル変換回路２はＤＣＬＫに従ってシリア
ルデータ列を順次取り込み、データ・ラッチ３はシリア
ル／パラレル変換回路２の全てＯＦＦにデータが格納さ
れると、ＤＬＰに従ってシリアル／パラレル変換回路２
のデータをラッチし、出力データＯｕｔ．〜Ｏｕ ｔ４
として出力することになる。
レクサを示す図で、データ・デマルチプレクサ１は、４
つのフリップフロップＦ Ｆ ＋ｏｏ ”” ＦＦ １
０３をシリーズに接続したシリアル／パラレル変換回路
２と、シリアル／パラレル変換回路２の各Ｑ出力を各々
の入力とする４つのフリップフロップＦ Ｆ ｚ。。〜
ＦＦ，。，を有するデータ・ラッチ３と、を備えるとと
もに、遅延回路４およびジョンソンカウンタ５からなる
信号生成回路６を備える。遅延回路４は複数のゲートＧ
．−Ｇ．を直列に接続して、クロック信号ＣＬＫをゲー
トの段数に相当する所定の遅延時間（ｔｄ’）だけ遅ら
せた遅延クロンクＤＣＬＫを得るもの、ジョンソンカウ
ンタ５は複数のフリップフロップ（この例ではＦＦ，，
ＦＦ２の２つ）の終段のＱ出力と初段のＤ入力とを接続
し、前記シリアル／パラレル変換回路２の全てのフリッ
プフロップＦ Ｆ ｔ Ｇｏ ””” ＦＦ １０３に
データが格納されたあとの適当なタイミングでデータロ
ードパルスＤＬＰを得るものである。すなわち、前記シ
リアル／パラレル変換回路２はＤＣＬＫに従ってシリア
ルデータ列を順次取り込み、データ・ラッチ３はシリア
ル／パラレル変換回路２の全てＯＦＦにデータが格納さ
れると、ＤＬＰに従ってシリアル／パラレル変換回路２
のデータをラッチし、出力データＯｕｔ．〜Ｏｕ ｔ４
として出力することになる。
しかしながら、このような従来のデータ・マルチプレク
サにあっては、ジョンソンカウンタ５の最終段（ＦＦ．
）のＱが゛Ｈ”になったあとのＣＬＫの立上りタイミン
グで、初段（ＦＦＩ）のＱを“Ｈ”に立上げ、このＱの
変化をＤＬＰとして使用する構成となっていたため、Ｃ
ＬＫの立上りからＱの立上り、すなわちＤＬＰを得るま
での間に、ＦＦ＋の入・出力遅延時間に相当する時間の
遅れ（以下、この遅れをｔｄ’ という）があり、この
ためにＤＣＬＫをｔｄ’だけ遅らせる必要があった。
サにあっては、ジョンソンカウンタ５の最終段（ＦＦ．
）のＱが゛Ｈ”になったあとのＣＬＫの立上りタイミン
グで、初段（ＦＦＩ）のＱを“Ｈ”に立上げ、このＱの
変化をＤＬＰとして使用する構成となっていたため、Ｃ
ＬＫの立上りからＱの立上り、すなわちＤＬＰを得るま
での間に、ＦＦ＋の入・出力遅延時間に相当する時間の
遅れ（以下、この遅れをｔｄ’ という）があり、この
ためにＤＣＬＫをｔｄ’だけ遅らせる必要があった。
このＤＣＬＫの遅延は、シリアル／パラレル変換回路２
へのシリアルデータ列の取り込みタイミングとデータ・
ラッチ３へのラッチタイミングとを合わせるために必ず
与えなければならないもので、仮に、ＤＣＬＫを遅らせ
ずにＣＬＫをそのまま使用した場合には、シリアル／パ
ラレル変換回路２のフリップフロップＦＦ，。。〜ＦＦ
．。３へのシリアルデータ列取り込みタイミングに対し
てデータ・ラッチ３へのラッチタイξングがＬｄ′だけ
遅れ、この結果、ｔｄ’の間にシリアル／パラレル変換
回路２の内容が不本意に更新されてしまうからである。
へのシリアルデータ列の取り込みタイミングとデータ・
ラッチ３へのラッチタイミングとを合わせるために必ず
与えなければならないもので、仮に、ＤＣＬＫを遅らせ
ずにＣＬＫをそのまま使用した場合には、シリアル／パ
ラレル変換回路２のフリップフロップＦＦ，。。〜ＦＦ
．。３へのシリアルデータ列取り込みタイミングに対し
てデータ・ラッチ３へのラッチタイξングがＬｄ′だけ
遅れ、この結果、ｔｄ’の間にシリアル／パラレル変換
回路２の内容が不本意に更新されてしまうからである。
しかし、ＤＣＬＫをｔｄ’だけ遅らせることはシリアル
・データ列の取り込みをｔｄ’だけ遅らせて行うことに
もなり、データ・デマルチプレクサの動作速度を高速化
するといった観点から見た場合に問題であった。
・データ列の取り込みをｔｄ’だけ遅らせて行うことに
もなり、データ・デマルチプレクサの動作速度を高速化
するといった観点から見た場合に問題であった。
ここで、ジョンソンカウンタ５をｔＩｔ２するフリップ
フロップは、例えば第１３図に示すようなマスター・ス
レーブ型フリップフロップが用いられる．この種のフリ
ップフロップは、マスターフリップフロップ部（ＳＥＣ
Ｍ）と、スレーブフリップフロップ部（ＳＥＣ．）と、
クロック入力部（ＳＥＣ，）とを含み、ＳＥＣＭにＤ入
力を取り込んでおき、ＳＥＣｃからのクロック駆動に従
ってＳＥＣ．４内のデータをＳＥＣ．に取り込み、出力
するものである。マスタースレープ型フリップフロップ
の入・出力遅延時間は主としてクロック信号の伝搬速度
、すなわち、ＳＥＣｃからＳＥＣ．、ＳＥＣ，に至る伝
搬速度で決まり、およそゲート３段程度の遅れ（ｔｄ’
）となる。
フロップは、例えば第１３図に示すようなマスター・ス
レーブ型フリップフロップが用いられる．この種のフリ
ップフロップは、マスターフリップフロップ部（ＳＥＣ
Ｍ）と、スレーブフリップフロップ部（ＳＥＣ．）と、
クロック入力部（ＳＥＣ，）とを含み、ＳＥＣＭにＤ入
力を取り込んでおき、ＳＥＣｃからのクロック駆動に従
ってＳＥＣ．４内のデータをＳＥＣ．に取り込み、出力
するものである。マスタースレープ型フリップフロップ
の入・出力遅延時間は主としてクロック信号の伝搬速度
、すなわち、ＳＥＣｃからＳＥＣ．、ＳＥＣ，に至る伝
搬速度で決まり、およそゲート３段程度の遅れ（ｔｄ’
）となる。
そこで、本発明は、遅延量の少ない第１の信号（ＤＬＰ
）および第２の信号（ＤＣＬＫ）を得ることを第１の目
的とし、また、これらのＤＬＰおよびＤＣＬＫを使用す
ることにより、データ・デマルチプレクサの高速動作を
図ることを第２の目的としている。
）および第２の信号（ＤＣＬＫ）を得ることを第１の目
的とし、また、これらのＤＬＰおよびＤＣＬＫを使用す
ることにより、データ・デマルチプレクサの高速動作を
図ることを第２の目的としている。
第１図において、信号生成回路は、クロック信号に従っ
てｎ個のフリップフロップＦＦの内部状態を連鎖的に変
化するジョンソンカウンタと、該ジョンソンカウンタの
ｎ個のフリップフロソブのＱ出力とクロック信号との論
理和を取ってその論理結果を第１の信号として出力する
論理ゲートと、該論理ゲートの入・出力遅延時間に相当
する時間だけ前記クロック信号を遅延し、第２の信号と
して出力する遅延手段と、を備えて構威し、また、第２
図において、データ・デマルチプレクサは、上記信号生
成回路を備えるとともに、該信号生成回路の第２の信号
に従ってシリアルデータ列を取り込んでパラレルデータ
列に変換する変換手段と、該信号生成回路の第１の信号
に従ってパラレルデータ列をラッチし、出力するラッチ
手段と、を備えて構威する。
てｎ個のフリップフロップＦＦの内部状態を連鎖的に変
化するジョンソンカウンタと、該ジョンソンカウンタの
ｎ個のフリップフロソブのＱ出力とクロック信号との論
理和を取ってその論理結果を第１の信号として出力する
論理ゲートと、該論理ゲートの入・出力遅延時間に相当
する時間だけ前記クロック信号を遅延し、第２の信号と
して出力する遅延手段と、を備えて構威し、また、第２
図において、データ・デマルチプレクサは、上記信号生
成回路を備えるとともに、該信号生成回路の第２の信号
に従ってシリアルデータ列を取り込んでパラレルデータ
列に変換する変換手段と、該信号生成回路の第１の信号
に従ってパラレルデータ列をラッチし、出力するラッチ
手段と、を備えて構威する。
本発明では、ジョンソンカウンタの各出力が所定の状態
になったときで、かつ、クロック信号が変化したときの
論理ゲート出力がＤＬＰとして使用される。したがって
、ＤＬＰの遅延は、上記論理ゲートの入・出力遅延時間
に相当するものとなり、従来例に比して少なくともゲー
ト２段程度遅延量を少なくすることができる。この結果
、ＤＣＬＫの遅延量も少なくすることができ、これらの
ＤＬＰおよびＤＣＬＫを使用することで、データ・デマ
ルチプレクサの動作をゲート２段程度高速化することが
できる。
になったときで、かつ、クロック信号が変化したときの
論理ゲート出力がＤＬＰとして使用される。したがって
、ＤＬＰの遅延は、上記論理ゲートの入・出力遅延時間
に相当するものとなり、従来例に比して少なくともゲー
ト２段程度遅延量を少なくすることができる。この結果
、ＤＣＬＫの遅延量も少なくすることができ、これらの
ＤＬＰおよびＤＣＬＫを使用することで、データ・デマ
ルチプレクサの動作をゲート２段程度高速化することが
できる。
以下、本発明を図面に基づいて説明する。
第３〜５図は本発明に係る信号生成回路の第１実施例を
示す図である。第３図において、１０はクロック信号Ｃ
ＬＫに従ってｎ個のフリップフロップＦＦ．〜ＦＦｎの
内部状態を連鎖的に変化するジョンソンカウンタで、ジ
ョンソンカウンタ１０はＦＦ．−ＦＦｎのＤ入力とＱ出
力とを各々接続して構或する。但し、最終段のＦＦｎと
初段ＯＦＦ．との間は、ＦＦｎのＱ出力をＦＦ，のＤ入
力に接続する。ｌ１は論理ゲートで、論理ゲート１１は
ジョンソンカウンタｌＯの各フリフプフロップＦＦ，〜
ＦＦｎの各Ｑ出力（Ｑ，〜Ｑｎ）とＣＬＫとの論理和を
取りその結果（ＯＲ，ＮＯＲ）を出力する。
示す図である。第３図において、１０はクロック信号Ｃ
ＬＫに従ってｎ個のフリップフロップＦＦ．〜ＦＦｎの
内部状態を連鎖的に変化するジョンソンカウンタで、ジ
ョンソンカウンタ１０はＦＦ．−ＦＦｎのＤ入力とＱ出
力とを各々接続して構或する。但し、最終段のＦＦｎと
初段ＯＦＦ．との間は、ＦＦｎのＱ出力をＦＦ，のＤ入
力に接続する。ｌ１は論理ゲートで、論理ゲート１１は
ジョンソンカウンタｌＯの各フリフプフロップＦＦ，〜
ＦＦｎの各Ｑ出力（Ｑ，〜Ｑｎ）とＣＬＫとの論理和を
取りその結果（ＯＲ，ＮＯＲ）を出力する。
この出力はＤＬＰ （第１の信号）として使用する。
なお、ＲＳＴはリセット信号。
第４図は論理ゲー目１の代表的な回路構或を示す図で、
入力Ｄ，〜Ｄｎ（但し、Ｄ，にはＣＬＫ、Ｄ２〜Ｄｎに
はＱ１〜Ｑ，１が人力する）に応じた数の入力トランジ
スタＴ，〜Ｔｎと、基準トランジスタＴｉ＋とをエミッ
タ共通にして定電流トランジスタＴ１に接続した差動部
１１ａと、ＯＲ側出力トランジスタＴ。ｌＩおよびＮＯ
Ｒ側出力トランジスタＴ Ｍｏｌを有する出力部１ｌｂ
と、を備え、ｔｄなる入・出力遅延時間（一般に、ｔｄ
＝ゲート１段分）を持つ。
入力Ｄ，〜Ｄｎ（但し、Ｄ，にはＣＬＫ、Ｄ２〜Ｄｎに
はＱ１〜Ｑ，１が人力する）に応じた数の入力トランジ
スタＴ，〜Ｔｎと、基準トランジスタＴｉ＋とをエミッ
タ共通にして定電流トランジスタＴ１に接続した差動部
１１ａと、ＯＲ側出力トランジスタＴ。ｌＩおよびＮＯ
Ｒ側出力トランジスタＴ Ｍｏｌを有する出力部１ｌｂ
と、を備え、ｔｄなる入・出力遅延時間（一般に、ｔｄ
＝ゲート１段分）を持つ。
第５図は第１実施例の回路動作を示すタイミングチャー
トで、ＣＬＫの変化に従ってＱ．−Ｑｎが順次変化して
いく様子を示している。すなわち、？ＬＫのＣａｎ番目
で、最終段のＦＦｎのＱｎがＨ→Ｌに変化し、これによ
り、論理ゲートｌ１の出力（ＯＲ，ＮＯＲ）が、ＣＬＫ
のＣ２■１番目の立上りからｔｄ（ゲート１段分の遅延
時間）後に立上る（ＮＯＲの場合は立下る）ことになる
。そして、このＯＲ （ＮＯＲ）の変化がＤＬＰのエッ
ジとして使用される。
トで、ＣＬＫの変化に従ってＱ．−Ｑｎが順次変化して
いく様子を示している。すなわち、？ＬＫのＣａｎ番目
で、最終段のＦＦｎのＱｎがＨ→Ｌに変化し、これによ
り、論理ゲートｌ１の出力（ＯＲ，ＮＯＲ）が、ＣＬＫ
のＣ２■１番目の立上りからｔｄ（ゲート１段分の遅延
時間）後に立上る（ＮＯＲの場合は立下る）ことになる
。そして、このＯＲ （ＮＯＲ）の変化がＤＬＰのエッ
ジとして使用される。
このように、本実施例では、ＣＬＫをＣＺｎまでカウン
トし、その次のＣ ｔ ｎ ＋ １の立上りからｔｄ後
にＤＬＰを得ることができ、ｔｄは従来例のｔｄ’に比
してゲート２段分早いから、ＤＬＰ遅延量を少なくする
ことができる。
トし、その次のＣ ｔ ｎ ＋ １の立上りからｔｄ後
にＤＬＰを得ることができ、ｔｄは従来例のｔｄ’に比
してゲート２段分早いから、ＤＬＰ遅延量を少なくする
ことができる。
なお、本実施例では、論理ゲート１１の出力がＯＲ，Ｎ
ＯＲの相補出力のものを使用したが、これに限らず、例
えば第６図に本発明に係る信号生成回路の第２実施例を
示すように、ＯＲ出力のみの論理ゲート１２を用いても
よい。第７図は第２実施例のタイ稟ングチャートであり
、ＦＦの出力Ｑ．〜Ｑ４が全てＬになったあとのクロッ
ク（Ｃ，）の立上りからｔｄ後に論理ゲート１２の出力
が変化し、この変化をもってデータロードバルスＤＬＰ
エッジとしている。
ＯＲの相補出力のものを使用したが、これに限らず、例
えば第６図に本発明に係る信号生成回路の第２実施例を
示すように、ＯＲ出力のみの論理ゲート１２を用いても
よい。第７図は第２実施例のタイ稟ングチャートであり
、ＦＦの出力Ｑ．〜Ｑ４が全てＬになったあとのクロッ
ク（Ｃ，）の立上りからｔｄ後に論理ゲート１２の出力
が変化し、この変化をもってデータロードバルスＤＬＰ
エッジとしている。
また、第８、９図は本発明に係る信号生成回路の第３実
施例を示す図であり、ジョンソンカウンタを構威する各
フリップフロップ（ＦＦ．〜ＦＦ４）の接続を変えた例
である。すなわち、第８図において、ＦＦ，のＱ出力を
ＦＦ，のＤ入力に接続し、ＦＦｚのＱ出力をＦＦ３のＤ
入力に接続し、ＦＦ．の百出力をＦＦ４のＤ人力に接続
し、ＦＦ．のＱ出力をＦＦ，のＤ入力に接続しても同様
な効果が得られる。要は、奇数個のＦＦの反転出力（Ｑ
）を次段のＦＦに接続するようにすればよい。
施例を示す図であり、ジョンソンカウンタを構威する各
フリップフロップ（ＦＦ．〜ＦＦ４）の接続を変えた例
である。すなわち、第８図において、ＦＦ，のＱ出力を
ＦＦ，のＤ入力に接続し、ＦＦｚのＱ出力をＦＦ３のＤ
入力に接続し、ＦＦ．の百出力をＦＦ４のＤ人力に接続
し、ＦＦ．のＱ出力をＦＦ，のＤ入力に接続しても同様
な効果が得られる。要は、奇数個のＦＦの反転出力（Ｑ
）を次段のＦＦに接続するようにすればよい。
第８図の構或例の場合には第９図に示す動作タイミング
チャートとなり、Ｑ１〜Ｑ４までの全てがＬに揃ったと
きのＣ，番目のクロックの立上りからｔｄ後に、データ
ロードパルスＤＬＰエッジが得られる。
チャートとなり、Ｑ１〜Ｑ４までの全てがＬに揃ったと
きのＣ，番目のクロックの立上りからｔｄ後に、データ
ロードパルスＤＬＰエッジが得られる。
第１０図は、本発明に係る信号生成回路を使用して４ビ
ットのデータ・デマルチプレクサを構或した例である。
ットのデータ・デマルチプレクサを構或した例である。
なお、従来例（第１２図）と同一の構戒部分には同一符
号を付す。第ｌＯ図において、２０はジョンソンカウン
タで、このジョンソンカウンタ２０は２つのフリップフ
ロップＦＦ．，ＦＦ．を備えるとともに、Ｆ Ｆ ＋
、Ｆ Ｆｚの各Ｑ出力とＣＬＫとのＯＲ論理を取る論理
ゲート２ｌを備える。
号を付す。第ｌＯ図において、２０はジョンソンカウン
タで、このジョンソンカウンタ２０は２つのフリップフ
ロップＦＦ．，ＦＦ．を備えるとともに、Ｆ Ｆ ＋
、Ｆ Ｆｚの各Ｑ出力とＣＬＫとのＯＲ論理を取る論理
ゲート２ｌを備える。
また、２２は１つのゲートからなる遅延回路で、この遅
延回路２２は論理ゲート２１の入・出力遅延時間（ｔｄ
）に相当する遅延時間をＣＬＫに与えてＤＣＬＫを得る
ものである。
延回路２２は論理ゲート２１の入・出力遅延時間（ｔｄ
）に相当する遅延時間をＣＬＫに与えてＤＣＬＫを得る
ものである。
このような構戒において、データ・デマルチプレクサの
動作は第１１図のタイξングチャートに示される。すな
わち、ＣＬＫをｔｄだけ遅らせたＤＣＬＫに従って４ビ
ット分のデータＤＯ１〜［）ｏｎがシリアル／パラレル
変換回路２のＦＦ．．。〜ＦＦ，。３に取り込まれ、そ
して、Ｃ，番目のＣＬＫの立上りからｔｄ後にＤＬＰが
発生してＦＦ，。。〜ＦＦ．。，内のデータ（Ｄ０１〜
Ｄ０４）がデータ・ラッチ３０ＦＦ．。。〜ＦＦ２。３
にラッチされ出力される。
動作は第１１図のタイξングチャートに示される。すな
わち、ＣＬＫをｔｄだけ遅らせたＤＣＬＫに従って４ビ
ット分のデータＤＯ１〜［）ｏｎがシリアル／パラレル
変換回路２のＦＦ．．。〜ＦＦ，。３に取り込まれ、そ
して、Ｃ，番目のＣＬＫの立上りからｔｄ後にＤＬＰが
発生してＦＦ，。。〜ＦＦ．。，内のデータ（Ｄ０１〜
Ｄ０４）がデータ・ラッチ３０ＦＦ．。。〜ＦＦ２。３
にラッチされ出力される。
したがって、本実施例によれば、ジョンソンカウンタを
措或する各ＦＦの出力とＣＬＫとの論理和をとる論理ゲ
ート２１を設け、この論理ゲート２１の出力をＤＬＰと
して使用するようにしたので、ＤＬＰの遅延量を従来例
（第１２図）との対比でゲート２段分少なくすることが
できる。このため、ＤＣＬＫを遅延する遅延回路２２の
遅延量も少なくすることができ、この結果、ＤＬＰおよ
びＤＣＬＫを使用するデータ・デマルチプレクサの動作
を高速化することができる。
措或する各ＦＦの出力とＣＬＫとの論理和をとる論理ゲ
ート２１を設け、この論理ゲート２１の出力をＤＬＰと
して使用するようにしたので、ＤＬＰの遅延量を従来例
（第１２図）との対比でゲート２段分少なくすることが
できる。このため、ＤＣＬＫを遅延する遅延回路２２の
遅延量も少なくすることができ、この結果、ＤＬＰおよ
びＤＣＬＫを使用するデータ・デマルチプレクサの動作
を高速化することができる。
本発明によれば、第１の信号（ＤＬＰ）および第２の信
号（ＤＣＬＫ）の遅延量を少なくすることができ、これ
らのＤＬＰおよびＤＣＬＫを使用するデータ・デマルチ
プレクサの動作速度を高速化することができる。
号（ＤＣＬＫ）の遅延量を少なくすることができ、これ
らのＤＬＰおよびＤＣＬＫを使用するデータ・デマルチ
プレクサの動作速度を高速化することができる。
第ｌ図は本発明に係る信号生成回路の原理構或図、
第２図は本発明に係る信号生成回路を使用したデータ・
デマルチプレクサの原理構或図、第３〜５図は本発明に
係る信号生成回路の第１実施例を示す図であり、 第３図はその＋Ｉ戒図、 第４図はその論理ゲートの一例の回路図、第５図はその
動作フローチャートである。 第６、７図は本発明に係る信号生成回路の第２実施例を
示す図であり、 第６図はその構戒図、 第７図はその動作フローチャートである。 第８、９図は本発明に係る信号生成回路の第３実施例を
示す図であり、 第８図はその構或図、 第９図はその動作フローチャートである。 第１０， １１図は本発明に係る信号生成回路を適用し
たデータ・デマルチプレクサの実施例を示す図であり、 第１０図はその構或図、 第１１図はその動作フローチャートである。 第ｌ２、１３図は従来例を示す図であり、第１２図はそ
のデータ・デマルチブレクサの構或図、 第１３図はそのジョンソンカウンタを構或するフリップ
フロップの回路図である。 ２・・・・・・シリアル／パラレル変換回路（変換手段
）、 ３・・・・・・データ・ラッチ（ラッチ手段）、１０、
２０・・・・・・ジョンソンカウンタ、１１、１２、２
１・・・・・・論理ゲート。 −９８−
デマルチプレクサの原理構或図、第３〜５図は本発明に
係る信号生成回路の第１実施例を示す図であり、 第３図はその＋Ｉ戒図、 第４図はその論理ゲートの一例の回路図、第５図はその
動作フローチャートである。 第６、７図は本発明に係る信号生成回路の第２実施例を
示す図であり、 第６図はその構戒図、 第７図はその動作フローチャートである。 第８、９図は本発明に係る信号生成回路の第３実施例を
示す図であり、 第８図はその構或図、 第９図はその動作フローチャートである。 第１０， １１図は本発明に係る信号生成回路を適用し
たデータ・デマルチプレクサの実施例を示す図であり、 第１０図はその構或図、 第１１図はその動作フローチャートである。 第ｌ２、１３図は従来例を示す図であり、第１２図はそ
のデータ・デマルチブレクサの構或図、 第１３図はそのジョンソンカウンタを構或するフリップ
フロップの回路図である。 ２・・・・・・シリアル／パラレル変換回路（変換手段
）、 ３・・・・・・データ・ラッチ（ラッチ手段）、１０、
２０・・・・・・ジョンソンカウンタ、１１、１２、２
１・・・・・・論理ゲート。 −９８−
Claims (2)
- （１）クロック信号に従ってｎ個のフリップフロップ（
ＦＦ）の内部状態を連鎖的に変化するジョンソンカウン
タと、 該ジョンソンカウンタのｎ個のフリップフロップのＱ出
力とクロック信号との論理和を取ってその論理結果を第
１の信号として出力する論理ゲートと、 該論理ゲートの入・出力遅延時間に相当する時間だけ前
記クロック信号を遅延し、第２の信号として出力する遅
延手段と、を備えたことを特徴とする信号生成回路。 - （２）請求項（１）記載の信号生成回路を備えるととも
に、 該信号生成回路の第２の信号に従ってシリアルデータ列
を取り込んでパラレルデータ列に変換する変換手段と、 該信号生成回路の第１の信号に従ってパラレルデータ列
をラッチし、出力するラッチ手段と、を備えたことを特
徴とするデータ・デマルチプレクサ。
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|---|---|---|---|
| JP1157908A JP2504568B2 (ja) | 1989-06-20 | 1989-06-20 | 信号生成回路 |
| KR1019900009051A KR930003004B1 (ko) | 1989-06-20 | 1990-06-20 | 신호발생기 |
| DE69007688T DE69007688T2 (de) | 1989-06-20 | 1990-06-20 | Signalgenerator. |
| EP90111693A EP0404127B1 (en) | 1989-06-20 | 1990-06-20 | Signal generator |
| US07/540,636 US5128673A (en) | 1989-06-20 | 1990-06-20 | Signal generator for generating a delayed clock signal |
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|---|---|---|---|
| JP1157908A JP2504568B2 (ja) | 1989-06-20 | 1989-06-20 | 信号生成回路 |
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|---|---|
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|---|---|---|---|---|
| US5321733A (en) * | 1991-08-12 | 1994-06-14 | Fujitsu Limited | Counter circuit using Johnson-type counter and applied circuit including the same |
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|---|---|---|---|---|
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| JP2766133B2 (ja) * | 1992-08-06 | 1998-06-18 | 日本電気アイシーマイコンシステム株式会社 | パラレル・シリアル・データ変換回路 |
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| DE4428545A1 (de) * | 1994-08-12 | 1996-02-15 | Philips Patentverwaltung | Schaltungsanordnung zur Umwandlung eines seriellen Datensignals in ein paralleles Datensignal |
| US5552732A (en) * | 1995-04-25 | 1996-09-03 | Exar Corporation | High speed divide by 1.5 clock generator |
| SE504369C2 (sv) * | 1995-05-02 | 1997-01-20 | Ericsson Telefon Ab L M | Fördröjningsanpassad klock- och datagenerator |
| SE517770C2 (sv) | 1997-01-17 | 2002-07-16 | Ericsson Telefon Ab L M | Seriell-parallellomvandlare |
| JPH1198101A (ja) * | 1997-09-17 | 1999-04-09 | Nec Corp | データデマルチプレクサ回路及びこれを用いたシリアル―パラレル変換回路 |
| US20020109553A1 (en) * | 2000-06-02 | 2002-08-15 | Tran Duke T. | Voltage controlled oscillator |
| JP2003152530A (ja) * | 2001-11-13 | 2003-05-23 | Mitsubishi Electric Corp | 分周回路 |
| JP4666462B2 (ja) * | 2005-01-14 | 2011-04-06 | ルネサスエレクトロニクス株式会社 | カウンタ回路と、それを含む半導体装置 |
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| GB0702597D0 (en) * | 2007-02-09 | 2007-03-21 | Texas Instruments Ltd | A debug circuit and a method of debugging |
| US7515075B1 (en) * | 2007-09-17 | 2009-04-07 | Qimonda Ag | Data conversion |
| JP5501158B2 (ja) * | 2010-08-23 | 2014-05-21 | 株式会社ジャパンディスプレイ | タッチ検出機能付き表示装置、駆動回路、タッチ検出機能付き表示装置の駆動方法、および電子機器 |
| KR101157030B1 (ko) * | 2010-11-16 | 2012-06-21 | 에스케이하이닉스 주식회사 | 데이터 출력 회로 |
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| CN103532545B (zh) * | 2013-10-29 | 2016-06-01 | 四川和芯微电子股份有限公司 | 移位分频器 |
| CN103729163B (zh) * | 2013-12-05 | 2017-01-04 | 西安交通大学 | 一种掐头去尾移位补值电路 |
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|---|---|---|---|---|
| US3992612A (en) * | 1975-10-14 | 1976-11-16 | The United States Of America As Represented By The Secretary Of The Army | Rate multiplier |
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| US4193539A (en) * | 1977-11-07 | 1980-03-18 | Ncr Corporation | Signal generator |
| JP2845438B2 (ja) * | 1987-10-19 | 1999-01-13 | 株式会社東芝 | 高速ディジタルｉｃ |
-
1989
- 1989-06-20 JP JP1157908A patent/JP2504568B2/ja not_active Expired - Fee Related
-
1990
- 1990-06-20 DE DE69007688T patent/DE69007688T2/de not_active Expired - Fee Related
- 1990-06-20 US US07/540,636 patent/US5128673A/en not_active Expired - Lifetime
- 1990-06-20 KR KR1019900009051A patent/KR930003004B1/ko not_active Expired - Fee Related
- 1990-06-20 EP EP90111693A patent/EP0404127B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5321733A (en) * | 1991-08-12 | 1994-06-14 | Fujitsu Limited | Counter circuit using Johnson-type counter and applied circuit including the same |
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| Publication number | Publication date |
|---|---|
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| JP2504568B2 (ja) | 1996-06-05 |
| EP0404127A3 (en) | 1991-01-23 |
| US5128673A (en) | 1992-07-07 |
| DE69007688D1 (de) | 1994-05-05 |
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| KR930003004B1 (ko) | 1993-04-16 |
| EP0404127B1 (en) | 1994-03-30 |
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