JPH03227565A - スタック型半導体記憶装置の製造方法 - Google Patents
スタック型半導体記憶装置の製造方法Info
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- JPH03227565A JPH03227565A JP2022459A JP2245990A JPH03227565A JP H03227565 A JPH03227565 A JP H03227565A JP 2022459 A JP2022459 A JP 2022459A JP 2245990 A JP2245990 A JP 2245990A JP H03227565 A JPH03227565 A JP H03227565A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はスタック型半導体記憶装置を製造する際に、素
子の集積化及び工程の簡略化を行うスタック型半導体記
憶装置の製造方法に関するものである。
子の集積化及び工程の簡略化を行うスタック型半導体記
憶装置の製造方法に関するものである。
従来の技術
近年、半導体記憶装置において素子の集積化が求められ
るようになってきた。
るようになってきた。
以下、従来のスタック型半導体記憶装置の製造方法につ
いて説明する。
いて説明する。
第２図は従来のスタック型半導体記憶装置の製造方法を
示す断面図のフローチャートであり、１はＰ型シリコン
で構成された半導体基板、２は半導体基板１の表面に選
択的に形成されたＰ＋拡散層、３は拡散層２を含む半導
体基板１の表面全域に形成された酸化ンリコン膜、４は
酸化シリコン膜で構成されたトランスファ・ゲート酸化
膜、５はＮ＋多結晶シリコン膜で構成されたワード線、
６は半導体基板１の表面に選択的に形成されたＮ＋拡散
層、７は酸化シリコン膜で構成されたワード線５上の層
間絶縁膜、８はＮ＋多結晶シリコン膜で構成された記憶
ノード、９は拡散層６と記憶ノード８の接続孔、１０は
酸化シリコン膜で構成されたキャパシタの酸化膜、１１
はＮ＋多結晶シリコン膜で構成されたセル・プレート、
１２は酸化シリコン膜で構成されたセル・プレート１１
上の層間絶縁膜、１３はタングステンシリサイドで構成
されたビット線、１４は拡散層６とビット線１３の接続
孔、１５は酸化シリコン膜で構成されたビット線１３上
の層間絶縁膜である。
示す断面図のフローチャートであり、１はＰ型シリコン
で構成された半導体基板、２は半導体基板１の表面に選
択的に形成されたＰ＋拡散層、３は拡散層２を含む半導
体基板１の表面全域に形成された酸化ンリコン膜、４は
酸化シリコン膜で構成されたトランスファ・ゲート酸化
膜、５はＮ＋多結晶シリコン膜で構成されたワード線、
６は半導体基板１の表面に選択的に形成されたＮ＋拡散
層、７は酸化シリコン膜で構成されたワード線５上の層
間絶縁膜、８はＮ＋多結晶シリコン膜で構成された記憶
ノード、９は拡散層６と記憶ノード８の接続孔、１０は
酸化シリコン膜で構成されたキャパシタの酸化膜、１１
はＮ＋多結晶シリコン膜で構成されたセル・プレート、
１２は酸化シリコン膜で構成されたセル・プレート１１
上の層間絶縁膜、１３はタングステンシリサイドで構成
されたビット線、１４は拡散層６とビット線１３の接続
孔、１５は酸化シリコン膜で構成されたビット線１３上
の層間絶縁膜である。
以上のように構成されたスタック型半導体記憶装置の製
造方法について説明する。
造方法について説明する。
まず（ａ）のように半導体基板１上にＰ＋拡散層２およ
び酸化シリコン膜３を選択的に形成する。つぎにｆｂ）
のようにトランスファ・ゲート酸化膜４上にワード線５
を形成し、Ｎ＋拡散層６を半導体基板１上に選択的に形
成した後、層間絶縁膜７を堆積する。さらに（Ｃ１のよ
うに接続孔９を形成した後記憶ノード８を形成し、キャ
パシタ絶縁膜１０を形成した後セル・プレート１１を形
成し、層間絶縁膜１２を堆積する。最後に（ｄｌのよう
に接続孔１４を形成した後ビット線１３を形成し、層間
絶縁膜１５を堆積する。
び酸化シリコン膜３を選択的に形成する。つぎにｆｂ）
のようにトランスファ・ゲート酸化膜４上にワード線５
を形成し、Ｎ＋拡散層６を半導体基板１上に選択的に形
成した後、層間絶縁膜７を堆積する。さらに（Ｃ１のよ
うに接続孔９を形成した後記憶ノード８を形成し、キャ
パシタ絶縁膜１０を形成した後セル・プレート１１を形
成し、層間絶縁膜１２を堆積する。最後に（ｄｌのよう
に接続孔１４を形成した後ビット線１３を形成し、層間
絶縁膜１５を堆積する。
発明が解決しようとする課題
しかしながら、上記従来の製造方法では、トランスファ
・ゲート４．接続孔９及び接続孔１４を半導体基板１上
に形成するため、これらの占める面積及びマスク合わせ
余裕分だけ集積化が妨げられるという問題や、接続孔９
、及び接続孔１４のマスク合わせ工程骨だけ製造方法が
複雑になるという問題点があった。
・ゲート４．接続孔９及び接続孔１４を半導体基板１上
に形成するため、これらの占める面積及びマスク合わせ
余裕分だけ集積化が妨げられるという問題や、接続孔９
、及び接続孔１４のマスク合わせ工程骨だけ製造方法が
複雑になるという問題点があった。
本発明は上記従来の問題点を解決するもので、素子の集
積化や製造方法の単純化を行うスタック型半導体記憶装
置の製造方法を提供することを目的とする。
積化や製造方法の単純化を行うスタック型半導体記憶装
置の製造方法を提供することを目的とする。
課題を解決するための手段
この目的を達成するために本発明のスタック型半導体記
憶装置の製造方法は、２層目のワード線の熱酸化により
ワード線の側壁にトランスファ・ゲート酸化膜の形成を
行う工程と、ワード線の上層の層間絶縁膜と、それより
も薄く形成した１層目のビット線の上層の層間絶縁膜を
同時にエツチングすることによって、ビット線のみを露
出する工程と、３層目のＰ−多結晶シリコン膜への１層
目のビット線からの燐の固相拡散、及び燐イオン注入に
よりトランスファ・ゲートのドレインソース拡散層を形
成する工程を備えている。
憶装置の製造方法は、２層目のワード線の熱酸化により
ワード線の側壁にトランスファ・ゲート酸化膜の形成を
行う工程と、ワード線の上層の層間絶縁膜と、それより
も薄く形成した１層目のビット線の上層の層間絶縁膜を
同時にエツチングすることによって、ビット線のみを露
出する工程と、３層目のＰ−多結晶シリコン膜への１層
目のビット線からの燐の固相拡散、及び燐イオン注入に
よりトランスファ・ゲートのドレインソース拡散層を形
成する工程を備えている。
作用
この構成によって、ビット線とトランスファ・ゲートの
接続孔や記憶ノードとトランスファ・ゲートの接続孔の
マスクが要らないので製造工程を単純化できる。また接
続孔のマスク合わせ余裕を取らないで良く、トランスフ
ァ・ゲートをワード線の側壁に形成できるので素子の集
積化を行うことができる。
接続孔や記憶ノードとトランスファ・ゲートの接続孔の
マスクが要らないので製造工程を単純化できる。また接
続孔のマスク合わせ余裕を取らないで良く、トランスフ
ァ・ゲートをワード線の側壁に形成できるので素子の集
積化を行うことができる。
実施例
以下、本発明の一実施例について、図面を参照しながら
説明する。
説明する。
第１図は本発明の一実施例における本発明のスタック型
半導体記憶装置の製造方法のフローチャートを示す断面
図である。第１図において、１６はシリコンよりなる半
導体基板、１７は半導体基板１６上に一面に堆積された
酸化シリコン膜、１８はビット線を構成するタングステ
ンシリサイド膜、１９はビット線を構成するＮ＋＋結晶
シリコン膜、２０は酸化シリコン膜で構成されるビット
線上の層間絶縁膜、２１はＮ＋＋結晶シリコン膜で構成
されるワード線、２２は酸化シリコン膜で構成されるワ
ード線上の層間絶縁膜、２３は酸化シリコン膜で構成さ
れたトランスファ・ゲート絶縁膜、２４はＰ−多結晶シ
リコン膜で構成される記憶ノード、２５はＮ＋＋散層、
２６はＮ＋＋散層、２７は酸化シリコン膜で構成された
素子分離領域、２８は酸化シリコン膜で構成されたキャ
パシタ絶縁膜、２９はＮ＋＋結晶シリコン膜で構成され
るセル・プレートである。
半導体記憶装置の製造方法のフローチャートを示す断面
図である。第１図において、１６はシリコンよりなる半
導体基板、１７は半導体基板１６上に一面に堆積された
酸化シリコン膜、１８はビット線を構成するタングステ
ンシリサイド膜、１９はビット線を構成するＮ＋＋結晶
シリコン膜、２０は酸化シリコン膜で構成されるビット
線上の層間絶縁膜、２１はＮ＋＋結晶シリコン膜で構成
されるワード線、２２は酸化シリコン膜で構成されるワ
ード線上の層間絶縁膜、２３は酸化シリコン膜で構成さ
れたトランスファ・ゲート絶縁膜、２４はＰ−多結晶シ
リコン膜で構成される記憶ノード、２５はＮ＋＋散層、
２６はＮ＋＋散層、２７は酸化シリコン膜で構成された
素子分離領域、２８は酸化シリコン膜で構成されたキャ
パシタ絶縁膜、２９はＮ＋＋結晶シリコン膜で構成され
るセル・プレートである。
以上のように構成された本実施例の多層配線の形成方法
について、以下説明する。
について、以下説明する。
まず、第１図（ａ）のように半導体基板１６上に酸化シ
リコン膜１７、タングステンシリサイド膜１８、Ｎ＋多
多結晶シリコ模膜１９堆積した後、タングステンシリサ
イド膜１８、Ｎ＋多多結晶シリコ模膜１９同時にパター
ニングしてビット線を形成する。その後ビット線上の層
間絶縁膜２０を堆積する。次に（ｂｌのようにＮ＋多多
結晶シリコ腹膜２１よび酸化シリコン膜２２を堆積する
。ここで酸化シリコン膜２２の膜厚は層間絶縁膜２０の
膜厚よりも０，０５〜１μｍ厚くする。その後Ｎ＋＋結
晶シリコン膜２１および酸化シリコン膜２２を同時にパ
ターニングしてワード線２１を形成する。
リコン膜１７、タングステンシリサイド膜１８、Ｎ＋多
多結晶シリコ模膜１９堆積した後、タングステンシリサ
イド膜１８、Ｎ＋多多結晶シリコ模膜１９同時にパター
ニングしてビット線を形成する。その後ビット線上の層
間絶縁膜２０を堆積する。次に（ｂｌのようにＮ＋多多
結晶シリコ腹膜２１よび酸化シリコン膜２２を堆積する
。ここで酸化シリコン膜２２の膜厚は層間絶縁膜２０の
膜厚よりも０，０５〜１μｍ厚くする。その後Ｎ＋＋結
晶シリコン膜２１および酸化シリコン膜２２を同時にパ
ターニングしてワード線２１を形成する。
さらに（Ｃ）のようにワード線２１の側壁を熱酸化して
トランスファ・ゲート絶縁膜２３を形成する。
トランスファ・ゲート絶縁膜２３を形成する。
この後（ｄ＋のようにワード線２１の上層の層間絶縁膜
２２と、それよりも薄く形成した１層目のビット線を構
成するＮ＋多多結晶シリコ模膜１９上層の層間絶縁膜２
０を同時にエツチングすることによって、ビット線を構
成するＮ＋多多結晶シリコ模膜１９みを露出する。次に
（ｅ）のように膜厚１μｍ以上のＰ−多結晶シリコン膜
２４を堆積した後、燐イオンを注入し、熱処理を加える
ことによって、ｆｆｌのようにＰ−多結晶シリコン膜２
４への１層目のビット線を構成するＮ＋多多結晶シリコ
模膜１９らの燐の固相拡散、及び燐イオンの活性化を行
い、拡散層２５及び拡散層２６を同時に形成する。
２２と、それよりも薄く形成した１層目のビット線を構
成するＮ＋多多結晶シリコ模膜１９上層の層間絶縁膜２
０を同時にエツチングすることによって、ビット線を構
成するＮ＋多多結晶シリコ模膜１９みを露出する。次に
（ｅ）のように膜厚１μｍ以上のＰ−多結晶シリコン膜
２４を堆積した後、燐イオンを注入し、熱処理を加える
ことによって、ｆｆｌのようにＰ−多結晶シリコン膜２
４への１層目のビット線を構成するＮ＋多多結晶シリコ
模膜１９らの燐の固相拡散、及び燐イオンの活性化を行
い、拡散層２５及び拡散層２６を同時に形成する。
最後に（樹のようにＰ−多結晶シリコン膜２４をパター
ニングして記憶ノード及びトランスファ・ゲートのチャ
ネル部を一度に形成した後、素子分離領域２７を埋め込
み、キャパシタ絶縁膜２８セル・プレート２９を形成す
る。
ニングして記憶ノード及びトランスファ・ゲートのチャ
ネル部を一度に形成した後、素子分離領域２７を埋め込
み、キャパシタ絶縁膜２８セル・プレート２９を形成す
る。
以上のように本実施例によれば、ワード線２１の熱酸化
によりワード線の側壁にトランスファ・ゲート酸化膜２
３の形成を行う工程と、３層目のＰ−多結晶シリコン膜
２４へのビット線を構成するＮ“多結晶シリコン膜１８
からの燐の固相拡散、及び燐イオン注入によりトランス
ファ・ゲートのドレイン、ソース拡散層２５．２６を形
成する工程を備えたことにより、トランスファ・ゲート
をワード線の側壁に形成できるので素子の集積化を行う
ことができる。またワード線の上層の層間絶縁膜２２と
、それよりも薄く形成したビット線の上層の層間絶縁膜
２０を同時にエツチングすることによって、ビット線を
構成するＮ＋多多結晶シリコ腹膜１８みを露出する工程
と、Ｐ−多結晶シリコン膜２４をパターニングして記憶
ノード及びトランスファ・ゲートのチャネル部を一度に
形成する工程を備えたことにより、ビット線とトランス
ファ・ゲートの接続孔や記憶ノードとトランスファ・ゲ
ートの接続孔のマスクが要らないので製造工程を単純化
できる。また接続孔のマスク合わせ余裕を取らないで良
いので素子の集積化を行うことができる。
によりワード線の側壁にトランスファ・ゲート酸化膜２
３の形成を行う工程と、３層目のＰ−多結晶シリコン膜
２４へのビット線を構成するＮ“多結晶シリコン膜１８
からの燐の固相拡散、及び燐イオン注入によりトランス
ファ・ゲートのドレイン、ソース拡散層２５．２６を形
成する工程を備えたことにより、トランスファ・ゲート
をワード線の側壁に形成できるので素子の集積化を行う
ことができる。またワード線の上層の層間絶縁膜２２と
、それよりも薄く形成したビット線の上層の層間絶縁膜
２０を同時にエツチングすることによって、ビット線を
構成するＮ＋多多結晶シリコ腹膜１８みを露出する工程
と、Ｐ−多結晶シリコン膜２４をパターニングして記憶
ノード及びトランスファ・ゲートのチャネル部を一度に
形成する工程を備えたことにより、ビット線とトランス
ファ・ゲートの接続孔や記憶ノードとトランスファ・ゲ
ートの接続孔のマスクが要らないので製造工程を単純化
できる。また接続孔のマスク合わせ余裕を取らないで良
いので素子の集積化を行うことができる。
発明の効果
本発明は、ワード線の側壁にトランスファ・ゲート酸化
膜の形成を行う工程と、Ｐ−多結晶シリコン膜へのビッ
ト線からの燐の固相拡散、及び燐イオン注入によりトラ
ンスファ・ゲートのドレイン。
膜の形成を行う工程と、Ｐ−多結晶シリコン膜へのビッ
ト線からの燐の固相拡散、及び燐イオン注入によりトラ
ンスファ・ゲートのドレイン。
ソース拡散層を形成する工程、ワード線の上層の層間絶
縁膜と、それよりも薄く形成したビット線の上層の層間
絶縁膜を同時にエツチングすることによって、ビット線
のみを露出する工程を設けることにより、素子の集積化
と製造工程の単純化を行うことができるすぐれたスタッ
ク型半導体記憶装置の製造方法を実現できるものである
。
縁膜と、それよりも薄く形成したビット線の上層の層間
絶縁膜を同時にエツチングすることによって、ビット線
のみを露出する工程を設けることにより、素子の集積化
と製造工程の単純化を行うことができるすぐれたスタッ
ク型半導体記憶装置の製造方法を実現できるものである
。
第１図は本発明の一実施例におけるスタック型半導体記
憶装置の製造方法のフロー零軍！才を示す断面図、第２
図は従来のスタック型半導体記憶装置の製造方法のフロ
ー＃契＝＋を示す断面図である。 １・・・・・・半導体基板、２・・・・・・Ｐ＋拡散層
、３・・・・・・酸化シリコン膜、４・・・・・・トラ
ンスファ・ゲート酸化膜、５・・・・・・ワード線、６
・・・・・・Ｎ 拡散層、７・・・・・・ワード線５上
の層間絶縁膜、８・・・・・・記憶ノード、９・・・・
・・拡散層６と記憶ノード８の接続孔、１０・・・・・
・キャパシタの酸化膜、１１・・・・・・セル・プレー
ト、１２・・・・・・セル・プレート１１上の層間絶縁
膜、１３・・・・・・ビット線、１４・・・・・・拡散
層６とビット線１３の接続孔、１５・・・・・・ビット
線１３上の層間絶縁膜、１６・・・・・・半導体基板、
１７・・・・・・酸化シリコン膜、１８・・・・・・タ
ングステンシリサイド膜、１９・・・・・・Ｎ＋多多結
晶シリコ層膜２０・・・・・・ビット線上の層間絶縁膜
、２１・・・・・・ワード線、２２・・・・・・ワード
線上の層間絶縁膜、２３・・・・・・トランスファ・ゲ
ート絶縁膜、２４・・・・・・記憶ノード、２５・・・
・・・Ｎ＋＋散層、２６・・・・・・Ｎ＋＋散層、２７
・・・・・・素子分離領域、２８・・・・・・キャパシ
タ絶縁膜、２９・・・・・・セル雪プレート。
憶装置の製造方法のフロー零軍！才を示す断面図、第２
図は従来のスタック型半導体記憶装置の製造方法のフロ
ー＃契＝＋を示す断面図である。 １・・・・・・半導体基板、２・・・・・・Ｐ＋拡散層
、３・・・・・・酸化シリコン膜、４・・・・・・トラ
ンスファ・ゲート酸化膜、５・・・・・・ワード線、６
・・・・・・Ｎ 拡散層、７・・・・・・ワード線５上
の層間絶縁膜、８・・・・・・記憶ノード、９・・・・
・・拡散層６と記憶ノード８の接続孔、１０・・・・・
・キャパシタの酸化膜、１１・・・・・・セル・プレー
ト、１２・・・・・・セル・プレート１１上の層間絶縁
膜、１３・・・・・・ビット線、１４・・・・・・拡散
層６とビット線１３の接続孔、１５・・・・・・ビット
線１３上の層間絶縁膜、１６・・・・・・半導体基板、
１７・・・・・・酸化シリコン膜、１８・・・・・・タ
ングステンシリサイド膜、１９・・・・・・Ｎ＋多多結
晶シリコ層膜２０・・・・・・ビット線上の層間絶縁膜
、２１・・・・・・ワード線、２２・・・・・・ワード
線上の層間絶縁膜、２３・・・・・・トランスファ・ゲ
ート絶縁膜、２４・・・・・・記憶ノード、２５・・・
・・・Ｎ＋＋散層、２６・・・・・・Ｎ＋＋散層、２７
・・・・・・素子分離領域、２８・・・・・・キャパシ
タ絶縁膜、２９・・・・・・セル雪プレート。
Claims (6)
- （１）１層目のビット線を形成する工程と、２層目のワ
ード線を形成する工程と、３層目のトランスファ・ゲー
トのチャネル部を兼ねた記憶ノードを形成する工程によ
り構成されることを特徴とするスタック型半導体記憶装
置の製造方法。 - （２）１層目のビット線を形成する工程が、タングステ
ンシリサイド膜とＮ＾＋多結晶シリコン膜を連続して堆
積する工程と、上記タングステンシリサイド膜と上記Ｎ
＾＋多結晶シリコン膜のパターニングを同時に行う工程
により構成されることを特徴とする特許請求の範囲の第
１項に記載のスタック型半導体記憶装置の製造方法。 - （３）２層目のワード線を形成する工程が、２層目のワ
ード線を構成する多結晶シリコン膜とその上層の層間絶
縁膜を連続して堆積する工程と、上記２層目のワード線
を構成する多結晶シリコン膜およびその上層の層間絶縁
膜のパターニングを同時に行う工程により構成されるこ
とを特徴とする特許請求の範囲の第１項に記載のスタッ
ク型半導体記憶装置の製造方法。 - （４）トランスファ・ゲートを構成するＮ型ＭＯＳトラ
ンジスタのゲート酸化膜を形成する工程が、２層目のワ
ード線の側壁の熱酸化により構成されることを特徴とす
る特許請求の範囲の第１項に記載のスタック型半導体記
憶装置の製造方法。 - （５）１層目のビット線と３層目のトランスファ・ゲー
トのチャネル部を兼ねた記憶ノードの接続孔を形成する
工程が、２層目のワード線の上層の層間絶縁膜と、それ
よりも薄く形成した１層目のビット線の上層の層間絶縁
膜を同時にエッチングすることによって、１層目のビッ
ト線のみを露出する工程により構成されることを特徴と
する特許請求の範囲の第１項に記載のスタック型半導体
記憶装置の製造方法。 - （６）トランスファ・ゲートを構成するＮ型ＭＯＳトラ
ンジスタのドレイン、ソース拡散層を形成する工程が、
Ｐ＾−多結晶シリコン膜よりなる３層目のトランスファ
・ゲートのチャネル部を兼ねた記憶ノードへの１層目の
ビット線を構成するＮ＾＋多結晶シリコン膜からの燐の
固相拡散、及び上記記憶ノードへ注入された燐イオンの
活性化を同時に行う熱処理工程により構成されることを
特徴とする特許請求の範囲の第１項に記載のスタック型
半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022459A JPH03227565A (ja) | 1990-02-01 | 1990-02-01 | スタック型半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022459A JPH03227565A (ja) | 1990-02-01 | 1990-02-01 | スタック型半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03227565A true JPH03227565A (ja) | 1991-10-08 |
Family
ID=12083295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2022459A Pending JPH03227565A (ja) | 1990-02-01 | 1990-02-01 | スタック型半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03227565A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5604137A (en) * | 1991-09-25 | 1997-02-18 | Semiconductor Energy Laboratory Co., Ltd. | Method for forming a multilayer integrated circuit |
-
1990
- 1990-02-01 JP JP2022459A patent/JPH03227565A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5604137A (en) * | 1991-09-25 | 1997-02-18 | Semiconductor Energy Laboratory Co., Ltd. | Method for forming a multilayer integrated circuit |
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