JPH03228362A - 集積回路 - Google Patents
集積回路Info
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- JPH03228362A JPH03228362A JP2417790A JP2417790A JPH03228362A JP H03228362 A JPH03228362 A JP H03228362A JP 2417790 A JP2417790 A JP 2417790A JP 2417790 A JP2417790 A JP 2417790A JP H03228362 A JPH03228362 A JP H03228362A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体集積回路の破壊防止に関する。
［従来の技術］
従来より半導体集積回路は高性能、高集憧化が盛んに検
討されてきた。モして集積回路内部での素子の絶縁分離
手段として、ｐｎ接合の逆バイアスを利用する方法が最
も一般的・経済的・実用的技術であり、広く普及してい
る。
討されてきた。モして集積回路内部での素子の絶縁分離
手段として、ｐｎ接合の逆バイアスを利用する方法が最
も一般的・経済的・実用的技術であり、広く普及してい
る。
ところがこの方法は、集積回路をアセンブルする工程や
、メンテナンスをす゛るときに不注意で集積回路の逆差
しをした場合、上記ｐｎ接合が順方向（ｐ形半導体に高
電位を、ｎ形半４体に低電位を与えること）になり、集
積回路の内部における電気的絶縁分離を成り立たせなく
してしまう。従ってこのような逆差しをすると、逆差し
しだ集積回路はもちろんのこと、回路基板へ同時に実装
される他の電子部品に対しても致命的破壊をもたらす危
険性を有している。
、メンテナンスをす゛るときに不注意で集積回路の逆差
しをした場合、上記ｐｎ接合が順方向（ｐ形半導体に高
電位を、ｎ形半４体に低電位を与えること）になり、集
積回路の内部における電気的絶縁分離を成り立たせなく
してしまう。従ってこのような逆差しをすると、逆差し
しだ集積回路はもちろんのこと、回路基板へ同時に実装
される他の電子部品に対しても致命的破壊をもたらす危
険性を有している。
［発明が解決しようとする課題］
このようにｐｎ接合の逆バイアスによる集積回路では、
特に電位関係を狂わせないように配慮して使わなければ
ならないのが現状である。本発明では上記課題を解決し
、不用意に扱われた集積回路、及びそれを含む周辺機器
に対して連鎖的破壊を未然防止する保護回路を提供する
ことをその目的とするものである。
特に電位関係を狂わせないように配慮して使わなければ
ならないのが現状である。本発明では上記課題を解決し
、不用意に扱われた集積回路、及びそれを含む周辺機器
に対して連鎖的破壊を未然防止する保護回路を提供する
ことをその目的とするものである。
［課題を解決するための手段］
本発明では上記課題を解決するために
電子回路ブロック、前記電子回路ブロックに電位供給す
る高電位線、低電位線とからなる集積回路において、前
記高電位線または前記低電位線と前記電子回路ブロック
との接続点に、第１の伝導型半導体と第２の伝導型半導
体の接合により形成される整流手段を設け、前記電子回
路ブロックへの電位供給が前記整流手段を順方向バイア
ス（通電抵抗が小さくなる方向への電位勾配）する形で
供給されることを特徴とする。
る高電位線、低電位線とからなる集積回路において、前
記高電位線または前記低電位線と前記電子回路ブロック
との接続点に、第１の伝導型半導体と第２の伝導型半導
体の接合により形成される整流手段を設け、前記電子回
路ブロックへの電位供給が前記整流手段を順方向バイア
ス（通電抵抗が小さくなる方向への電位勾配）する形で
供給されることを特徴とする。
［実施例コ
以下詳細、その作用について実施例のなかで説明する。
第１図は本発明の基本概念図である。図中１は整流手段
、２は高電位線、３は低電位線、４，５は集積回路入出
力婦、６は′成子回路ブロック、７は集積回路チップで
ある。
、２は高電位線、３は低電位線、４，５は集積回路入出
力婦、６は′成子回路ブロック、７は集積回路チップで
ある。
第２図（α）は本発明の実施例を示す。図中、１′は整
流手段にあたるダイオ−壬、２′は高電位線、３′は低
電位＃４’ｅ５’は電子回路ブロックの入出力線、６′
は電子回路ブロック、７′は集積回路チップである。
流手段にあたるダイオ−壬、２′は高電位線、３′は低
電位＃４’ｅ５’は電子回路ブロックの入出力線、６′
は電子回路ブロック、７′は集積回路チップである。
第２図Ｃｂ）は同じ（本発明の実施例である。
図中１“は整流手段にあたるダイオード、２″は高電位
線、５″は低電位線、４／／ 、５”は電子回路ブロッ
クの人出力線、６”は電子回路ブロック７“は集積回路
チップである。
線、５″は低電位線、４／／ 、５”は電子回路ブロッ
クの人出力線、６”は電子回路ブロック７“は集積回路
チップである。
第２図（α） （ｂ）における実施例の相違点は以下の
通りである。
通りである。
すなわち第２図（α）は集積回路の基板としてｐ形半導
体を用いる場合、第２図Ｃｈ）は集積回路基板としてｎ
形半導体を用いる場合である。
体を用いる場合、第２図Ｃｈ）は集積回路基板としてｎ
形半導体を用いる場合である。
第２図（α）ではｐ形半導体を基板として集積回路を形
成するため、基板そのものが低電位に位置するように使
用される。ここでは低電位線３′により基板側に低電位
が供給される。そして２′の高電位線は整流手段１′の
アノード側に接続され整流手段１′のカンード側から６
′の電子回路ブロックに高電位が供給される。
成するため、基板そのものが低電位に位置するように使
用される。ここでは低電位線３′により基板側に低電位
が供給される。そして２′の高電位線は整流手段１′の
アノード側に接続され整流手段１′のカンード側から６
′の電子回路ブロックに高電位が供給される。
逆に第２図（ｂ）では、ｎ形半導体を基板としているた
め高電位ｇ ２ ／／ （［１を直に６“の電子回路ブ
ロックに接続し、６″の電子回路ブロックの低電位供給
側に対して１“の整流手段を挿入している。この場合で
は、電子回路ブロック６“の低電位供給側に整流手段１
“のアノードを接続し、整流手段１“のカンード側に低
電位線３″が接続される。
め高電位ｇ ２ ／／ （［１を直に６“の電子回路ブ
ロックに接続し、６″の電子回路ブロックの低電位供給
側に対して１“の整流手段を挿入している。この場合で
は、電子回路ブロック６“の低電位供給側に整流手段１
“のアノードを接続し、整流手段１“のカンード側に低
電位線３″が接続される。
集積回路基板の伝導型の変更にともない、集積回路にお
ける電位基準がかわるため、ｐ形半導体基板の場合は基
準が低電位側に設定され、逆にｎ形の場合には高電位側
に設定されるのが一般的な電位基準の設定方法である。
ける電位基準がかわるため、ｐ形半導体基板の場合は基
準が低電位側に設定され、逆にｎ形の場合には高電位側
に設定されるのが一般的な電位基準の設定方法である。
従って接続される整流手段１′ 、１“はともにそれぞ
れ基準電位にならない電位線側に挿入させている。
れ基準電位にならない電位線側に挿入させている。
このように整流手段（おもにｐｎ接合ダイオード）を集
積化し、集積回路チップに内蔵することによって、高電
位、低電位おのおのの電位関係を誤って使用した場合、
前記１．１’、１″の整流手段は逆バイアスされるため
、電子回路ブロックが電気的絶縁を保つことができなく
とも、整流手段が逆方向バイアスされるため、高Ｋｍ線
、低電位線間の大電流経路を遮断することができ、電子
回路ブロックの焼損を未然に防止することができる。
積化し、集積回路チップに内蔵することによって、高電
位、低電位おのおのの電位関係を誤って使用した場合、
前記１．１’、１″の整流手段は逆バイアスされるため
、電子回路ブロックが電気的絶縁を保つことができなく
とも、整流手段が逆方向バイアスされるため、高Ｋｍ線
、低電位線間の大電流経路を遮断することができ、電子
回路ブロックの焼損を未然に防止することができる。
第３図はＣＭＯＳインバータ回路による実施例である。
図中１″′はダイオード ２ ／／／は高電位線３″′
は低電位線、３１はインバータ入力端子、３２．３３は
静電気保護ダイオード、３４は抵抗６５はＮチャンネル
ＭＯ３）ランジスタ、６６はＰチャネルＭＯＳトランジ
スタコ６（τ’ｋＧ 生ｆ ４ネルＭＯ８）ランジスタ
ロ６に寄生するダイオード、３８はＮチャネルＭＯ３）
ランジスタ３５に寄生する夕°イオード、５９は０ＭＯ
３集櫃回路に寄生する電源間ダイオード（基板に形成さ
れたウェルが基板との間でダイオードを形成する。）、
４０はＣＭＯＳインバータの出力端子である。
は低電位線、３１はインバータ入力端子、３２．３３は
静電気保護ダイオード、３４は抵抗６５はＮチャンネル
ＭＯ３）ランジスタ、６６はＰチャネルＭＯＳトランジ
スタコ６（τ’ｋＧ 生ｆ ４ネルＭＯ８）ランジスタ
ロ６に寄生するダイオード、３８はＮチャネルＭＯ３）
ランジスタ３５に寄生する夕°イオード、５９は０ＭＯ
３集櫃回路に寄生する電源間ダイオード（基板に形成さ
れたウェルが基板との間でダイオードを形成する。）、
４０はＣＭＯＳインバータの出力端子である。
この図より明らかなようにＯＭＯＳ集噴回路においては
ＭＯＳトランジスタ素子の形成にあたり至るところに寄
生ダイオードが付属している。
ＭＯＳトランジスタ素子の形成にあたり至るところに寄
生ダイオードが付属している。
従っていま、このＣＭＯＳインバータ集涜回路を使用す
る場合に２″′の高電位線にＱＶ、３″′の低電位線に
＋５ｖの印加をした場合、本発明の整流手段、すなわち
ダイオード１″′が無いと６２，３３０静電気保護ダイ
オード、３９の電源間ダイオードがいずれもアノードに
正電位、カンードに負電位が印部される順方向バイアス
状態になるため３″′と２″′との間に大電流が流れ、
しかもその電流をｉｌｌ限するための抵抗成分かまった
（存在しないため集積回路技術が発熱し、破壊してしま
う一方本実施例に示すかごと＜ １ｔｒｙの整流手段を
設けておけば、逆方向に電圧印加された状況でも１″′
のダイオードが逆方向バイアスになり、電流経路を遮断
するため破壊を防止することが可能である。
る場合に２″′の高電位線にＱＶ、３″′の低電位線に
＋５ｖの印加をした場合、本発明の整流手段、すなわち
ダイオード１″′が無いと６２，３３０静電気保護ダイ
オード、３９の電源間ダイオードがいずれもアノードに
正電位、カンードに負電位が印部される順方向バイアス
状態になるため３″′と２″′との間に大電流が流れ、
しかもその電流をｉｌｌ限するための抵抗成分かまった
（存在しないため集積回路技術が発熱し、破壊してしま
う一方本実施例に示すかごと＜ １ｔｒｙの整流手段を
設けておけば、逆方向に電圧印加された状況でも１″′
のダイオードが逆方向バイアスになり、電流経路を遮断
するため破壊を防止することが可能である。
第４図は集積回路に整流手段を形成する場合の実施例を
示す。図中４１はＰ形多結晶シリコン、４２はＮ形多結
晶シリコン、４９はＰＭ接合境界４５．４６，４７．４
８は多結晶シリコンと金属配線層とを接続するためのコ
ンタクトホール（層間絶縁膜に穴を開け、金属と多結晶
シリコンとが接続される）、４３は高電位線用金属配線
、４４は低電位線用金属配線である。この実施例のよう
に巣檀回路形成用半導体基板から完全に絶縁された導伝
層を利用してＰＮ接合ダイオードを形成することにより
、基板と完全に電気的に独立した素子形成ができるため
、寄生ダイオードの影響を阻止することができる。
示す。図中４１はＰ形多結晶シリコン、４２はＮ形多結
晶シリコン、４９はＰＭ接合境界４５．４６，４７．４
８は多結晶シリコンと金属配線層とを接続するためのコ
ンタクトホール（層間絶縁膜に穴を開け、金属と多結晶
シリコンとが接続される）、４３は高電位線用金属配線
、４４は低電位線用金属配線である。この実施例のよう
に巣檀回路形成用半導体基板から完全に絶縁された導伝
層を利用してＰＮ接合ダイオードを形成することにより
、基板と完全に電気的に独立した素子形成ができるため
、寄生ダイオードの影響を阻止することができる。
以上述べた実施例は現在最も広く利用されている集積回
路技術で実現する場合であるが、本実施例に示すＰＭ接
合ダイオードは研究開発段階にある６次元集積回路技術
にも応用が可能である。
路技術で実現する場合であるが、本実施例に示すＰＭ接
合ダイオードは研究開発段階にある６次元集積回路技術
にも応用が可能である。
その場合、集積回路基板上に設けられた絶縁層の上に単
結晶シリコンを形成するため、本実施例における多結晶
シリコンダイオードよりも理想的なダイオード特性を引
き出すことができるため、さらに効果が太き（なる。
結晶シリコンを形成するため、本実施例における多結晶
シリコンダイオードよりも理想的なダイオード特性を引
き出すことができるため、さらに効果が太き（なる。
［発明の効果コ
以上述べてきたように本発明によれば集積回路を利用す
る場合の不注意な取扱で集積回路またはそれを実装した
モジュールを破壊させる危険性を排除することが可能で
ある。それのみならず集噴回路の逆差しによる発熱がも
たらす危険性の中で電子機器の発火を阻止できる効果は
絶大なものである。
る場合の不注意な取扱で集積回路またはそれを実装した
モジュールを破壊させる危険性を排除することが可能で
ある。それのみならず集噴回路の逆差しによる発熱がも
たらす危険性の中で電子機器の発火を阻止できる効果は
絶大なものである。
一方この技術は導なる素子破壊防止のみならず他の利用
目的にも応用可能である。
目的にも応用可能である。
第５図は本発明のメモリ集積回路への応用例である。図
中５１．５１’はダイオード、５２は高電位線、５３は
低電位線、５４．５５はメモリ集積回路、５６，５７は
メモリ機能ブロック、５８はメモリバックアップ電池、
５９．６０は本発明のダイオード５ｔ、５１’挿入位置
のカンード側から引き出された電源端子である。
中５１．５１’はダイオード、５２は高電位線、５３は
低電位線、５４．５５はメモリ集積回路、５６，５７は
メモリ機能ブロック、５８はメモリバックアップ電池、
５９．６０は本発明のダイオード５ｔ、５１’挿入位置
のカンード側から引き出された電源端子である。
この例では変則的な応用になるが、スタティックＲＡＭ
メモリボードを形成する場合に、本発明のダイオードが
電源切シ替え用の素子に利用できる。５２の高電位側電
源線は通常システムの給電線につなげられるため、その
給電能力は倹めて大きく、メモリ集積回路の逆差しによ
るシステムへのトラブルが致命的となるが、その場合の
過電流防止効果は先の実施例で述べた通りである。−力
木応用例の場合、もう一系列の電源系、すなわちバック
アップ用電池５８について考える必要がある。メモリ集
積回路本体を逆に装着すると、パックアンプ電池に対し
ては、本発明の効果は作用しないが、通常バックアップ
電池にはリチウム電池または電気二重層大容量コンデン
サが利用されるためそれらのバックアップ電池の内部抵
抗が太き（、逆にさした場合でも内部抵抗が電流上限値
をｉ１１限し、素子破壊にいたらしめることはまず有り
得ない。従って本応用例にお（・では、本発明を盛り込
むことにより、簡等に電源のバンクアップシステムを組
み込む事ができるメリットが太き（・といえる。但しシ
ステム全体への悪影響を防止できることの本質的な効果
は何等変わるものではない。
メモリボードを形成する場合に、本発明のダイオードが
電源切シ替え用の素子に利用できる。５２の高電位側電
源線は通常システムの給電線につなげられるため、その
給電能力は倹めて大きく、メモリ集積回路の逆差しによ
るシステムへのトラブルが致命的となるが、その場合の
過電流防止効果は先の実施例で述べた通りである。−力
木応用例の場合、もう一系列の電源系、すなわちバック
アップ用電池５８について考える必要がある。メモリ集
積回路本体を逆に装着すると、パックアンプ電池に対し
ては、本発明の効果は作用しないが、通常バックアップ
電池にはリチウム電池または電気二重層大容量コンデン
サが利用されるためそれらのバックアップ電池の内部抵
抗が太き（、逆にさした場合でも内部抵抗が電流上限値
をｉ１１限し、素子破壊にいたらしめることはまず有り
得ない。従って本応用例にお（・では、本発明を盛り込
むことにより、簡等に電源のバンクアップシステムを組
み込む事ができるメリットが太き（・といえる。但しシ
ステム全体への悪影響を防止できることの本質的な効果
は何等変わるものではない。
第１図は本発明の基本概念図。第２図（α）。
（ｂ）は本発明の実施例の図、第３図はＣ！ＭＯＳイン
バータによる実施例の図、第４図は本発明の整流手段形
成の実施例の図、第５図は本発明の応用例の図である。 １．１’、１“、１″′・・・・・・整流手段４１
・・・・・・Ｐ形多結晶シリコン４２
・・・・・Ｎ形多結晶シリコン以上 ａ［人 セイコーエプソン株式会社
バータによる実施例の図、第４図は本発明の整流手段形
成の実施例の図、第５図は本発明の応用例の図である。 １．１’、１“、１″′・・・・・・整流手段４１
・・・・・・Ｐ形多結晶シリコン４２
・・・・・Ｎ形多結晶シリコン以上 ａ［人 セイコーエプソン株式会社
Claims (1)
- 電子回路ブロック、前記電子回路ブロックに電位供給す
る高電位線、低電位線とからなる集積回路において、前
記高電位線または前記低電位線と前記電子回路ブロック
との接続点に、第１の伝導型半導体と第２の伝導型半導
体の接合により形成される整流手段を設け、前記電子回
路ブロックへの電位供給が前記整流手段を順方向バイア
ス（通電抵抗が小さくなる方向への電位勾配）する形で
供給されることを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2417790A JPH03228362A (ja) | 1990-02-02 | 1990-02-02 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2417790A JPH03228362A (ja) | 1990-02-02 | 1990-02-02 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03228362A true JPH03228362A (ja) | 1991-10-09 |
Family
ID=12131070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2417790A Pending JPH03228362A (ja) | 1990-02-02 | 1990-02-02 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03228362A (ja) |
-
1990
- 1990-02-02 JP JP2417790A patent/JPH03228362A/ja active Pending
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