JPS59143368A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59143368A JPS59143368A JP58016543A JP1654383A JPS59143368A JP S59143368 A JPS59143368 A JP S59143368A JP 58016543 A JP58016543 A JP 58016543A JP 1654383 A JP1654383 A JP 1654383A JP S59143368 A JPS59143368 A JP S59143368A
- Authority
- JP
- Japan
- Prior art keywords
- input terminal
- gate
- static electricity
- input
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
Landscapes
- Liquid Crystal (AREA)
- Protection Of Static Devices (AREA)
- Amplifiers (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、絶縁基鈑上に形成されるＴＰＴ（Ｔｈｉｎ
Ｆｉｌｍ Ｔｒｓ） を構成要素とする半導体集積回
路装置の保護回路に関する。
Ｆｉｌｍ Ｔｒｓ） を構成要素とする半導体集積回
路装置の保護回路に関する。
ＴＰＴ半導体集積回路は通常絶縁基；＋２ｉｉ上に形成
さオするため、同電位となる導電性の共通の基極がない
。従って静電気などによる回路装置の破壊を防ぐための
保護回路ヲ、単結晶ンリコン基根上に形成されるＬＳＩ
で通常採用されている保護回路と同じ構造で構成するこ
とが出来ない。前記ＬＳＩで採用されている保護回路の
構成から、ＴＰＴＬＳＩの保護回路として採用できるの
は、入力保護抵抗だけである。従って従来のＴＰＴＬＳ
ｌ、では、静電気などによる素子破壊に対して耐性が弱
かつｆｃ。
さオするため、同電位となる導電性の共通の基極がない
。従って静電気などによる回路装置の破壊を防ぐための
保護回路ヲ、単結晶ンリコン基根上に形成されるＬＳＩ
で通常採用されている保護回路と同じ構造で構成するこ
とが出来ない。前記ＬＳＩで採用されている保護回路の
構成から、ＴＰＴＬＳＩの保護回路として採用できるの
は、入力保護抵抗だけである。従って従来のＴＰＴＬＳ
ｌ、では、静電気などによる素子破壊に対して耐性が弱
かつｆｃ。
本発明は、前記耐性を向上させるためＴＦＴＬＥＩＩ用
の保護回路を提案するものである。
の保護回路を提案するものである。
以下に、実施例に沿って本発明の詳細な説明する。
第１図は本発明による一つの実施例であり、ＴＰＴＬＳ
Ｉの一部を示している。１ば、ＴＦＴＬＳＩの共通ＧＮ
Ｄ電位（Ｖｓｓ）となる電源配線であり、２はｙｓｓ
に対して定電位となる電源配線である。６は入力配線の
一つである。入力配線は２個のＴＰＴ（ＴＩ、Ｔ２）
ｆｆ：介してｙｓｓに接続され、同様に２個のＴＰＴ
（Ｔ３． Ｔ４） を介してＶＤＤにも接続されてい
る。前記それぞれ２個のＴＰＴは直列に接続され、入力
配線に近い方のＴＰＴのゲートは入力配線に接続され、
前記上わ、ぞれ２個のＴＰＴのうち、入力配線から遠い
方のＴＰＴのゲートはｙｓｓ乃至ＶＤＤに接続される。
Ｉの一部を示している。１ば、ＴＦＴＬＳＩの共通ＧＮ
Ｄ電位（Ｖｓｓ）となる電源配線であり、２はｙｓｓ
に対して定電位となる電源配線である。６は入力配線の
一つである。入力配線は２個のＴＰＴ（ＴＩ、Ｔ２）
ｆｆ：介してｙｓｓに接続され、同様に２個のＴＰＴ
（Ｔ３． Ｔ４） を介してＶＤＤにも接続されてい
る。前記それぞれ２個のＴＰＴは直列に接続され、入力
配線に近い方のＴＰＴのゲートは入力配線に接続され、
前記上わ、ぞれ２個のＴＰＴのうち、入力配線から遠い
方のＴＰＴのゲートはｙｓｓ乃至ＶＤＤに接続される。
入力配線３から静電気などが印加した時、ＴＩ、Ｔ２の
うち一方はＯＮとなり、他方はＯＦＦとなり、同様にＴ
３．Ｔ４のうち一方はＯＮとなり、他方１ｄＯＦＦとな
る。従って前記静電気は、前記ＯＦＦとなるＴＰＴのソ
ース・ドレイン間のブレイクダウンにより、ｙｓｓ乃至
ＶＤＤ配線に流れ、ＴＰＴ（Ｔ５）のゲートへ印加する
前記静電気による電圧は十分小さな値となり、ゲート破
壊が防げることになる。
うち一方はＯＮとなり、他方はＯＦＦとなり、同様にＴ
３．Ｔ４のうち一方はＯＮとなり、他方１ｄＯＦＦとな
る。従って前記静電気は、前記ＯＦＦとなるＴＰＴのソ
ース・ドレイン間のブレイクダウンにより、ｙｓｓ乃至
ＶＤＤ配線に流れ、ＴＰＴ（Ｔ５）のゲートへ印加する
前記静電気による電圧は十分小さな値となり、ゲート破
壊が防げることになる。
ＴＦＴＬＳＩが通常動作する電圧範囲では、第１図にお
いてＴｌとＴ３が常にＯＦＦとなるため、本発明による
保護回路全通して無駄な電流が流わることはなく、入力
信号も初期の信−号レベルでＴＪ Ｓ１内部回路に伝達
出来る。
いてＴｌとＴ３が常にＯＦＦとなるため、本発明による
保護回路全通して無駄な電流が流わることはなく、入力
信号も初期の信−号レベルでＴＪ Ｓ１内部回路に伝達
出来る。
ＴＰＴＬＳＩが静電気によって破壊されるのは、ダイン
ング工程やワイヤリングなどの組立工程でも発生する。
ング工程やワイヤリングなどの組立工程でも発生する。
単結晶シリコンを基俊として形成される通常のＴ、 Ｓ
工では、ＬＳＩの総ての端子がＰＮ接合を介ｌ〜て導電
性の基板に接続されているため、組立工程で前記端子の
どれかに静電、気が入力しても、前記ＰＮ接合のブレイ
クダウンにより静電気は最終的に基板に達する。従って
前記ＬＳＩの各部分の間の電位差はあまり大きくならな
い。
工では、ＬＳＩの総ての端子がＰＮ接合を介ｌ〜て導電
性の基板に接続されているため、組立工程で前記端子の
どれかに静電、気が入力しても、前記ＰＮ接合のブレイ
クダウンにより静電気は最終的に基板に達する。従って
前記ＬＳＩの各部分の間の電位差はあまり大きくならな
い。
ｔｉ前記導電性の基板がコンデンサの役目を果たし、入
力した静電気全吸収する。従って単結晶シリコンを基鈑
とする通常のＬＳＩでは、組立工程でも静゛直気によっ
て破壊することは少ない。一方ＴＰＴＬＳＩでは、前記
単結晶シリコンに相当する導電性の基板がないため、組
立工程での静電気破壊には特に弱い。第１図に示す本発
明による保護回路では、各入力端子がＴＰＴを介してｙ
ｓｓ乃至ＶＤＤに接続されているため、基本的にＴＰＴ
ＬＳＩの総ての端子がいくつかのＰＮ接合を介して接続
されることになる。従っていづれかの端子Δ−靜′醒気
が印加しても、ＰＭ接合乃至ソース・ドレインのブレイ
クダウンにより、ＴＦＴＴ、Ｓ工回路全体に静電気が伝
わり、ＴＦＴＬＥＩＩの各部分の間の電位差はあ捷り太
きぐならないため、静電気による破壊に対して強くなる
。
力した静電気全吸収する。従って単結晶シリコンを基鈑
とする通常のＬＳＩでは、組立工程でも静゛直気によっ
て破壊することは少ない。一方ＴＰＴＬＳＩでは、前記
単結晶シリコンに相当する導電性の基板がないため、組
立工程での静電気破壊には特に弱い。第１図に示す本発
明による保護回路では、各入力端子がＴＰＴを介してｙ
ｓｓ乃至ＶＤＤに接続されているため、基本的にＴＰＴ
ＬＳＩの総ての端子がいくつかのＰＮ接合を介して接続
されることになる。従っていづれかの端子Δ−靜′醒気
が印加しても、ＰＭ接合乃至ソース・ドレインのブレイ
クダウンにより、ＴＦＴＴ、Ｓ工回路全体に静電気が伝
わり、ＴＦＴＬＥＩＩの各部分の間の電位差はあ捷り太
きぐならないため、静電気による破壊に対して強くなる
。
第２図は、本発明による別の実施例であるが、第１図に
対して入力抵抗４が追加と外っている。
対して入力抵抗４が追加と外っている。
５−
入力抵抗は入力した静電気の波形をな捷らせ、ビーク′
覗圧を低くする役目をする。第１図に対しては、ピーク
電圧が低くなった分だけ静電気による破壊発生率が小さ
くなる。第２図に示す番号及び記号は、第１図に対応し
ており、１はｙｓｓ 、 ２はＶＤＤ、３は入力配線、
’ｒｔ−Ｔ４は保護回路を構成するＴＰＴ 、４は入力
抵抗、Ｔ５は入力信号がはいるべきＴＰＴを示している
。
覗圧を低くする役目をする。第１図に対しては、ピーク
電圧が低くなった分だけ静電気による破壊発生率が小さ
くなる。第２図に示す番号及び記号は、第１図に対応し
ており、１はｙｓｓ 、 ２はＶＤＤ、３は入力配線、
’ｒｔ−Ｔ４は保護回路を構成するＴＰＴ 、４は入力
抵抗、Ｔ５は入力信号がはいるべきＴＰＴを示している
。
第３図は、本発明による第６の実施例を示す。
第６図の番号は第２図に準する。ＤＩ−Ｄ４は、入力配
線３とｙｓｓ乃至ＶＤＤとの間に挿入されたダイオード
を示す。ダイオードは入力配線とｙｓｓＤ間に２個、入
力配線とＶＤＤの間に２個挿入され、各２個のダイオー
ドは逆向きに接続される。入力抵抗４は、入力した静電
気のピーク電圧を低くすることを目的としており、前記
計４個のダイオードの前に挿入する。第６図において、
入力６より静電気がはいった時、抵抗４により静電気の
ピーク電圧が低くなり、ダイオードＤｉ とＤ２のうち
どちらか、逆方向電圧となるダイオードのプレイ＝ ６
− クダウンにより前記静′市気の一部がｙｓｓに流れ、ダ
イオードＤ３とＤ４のうちどちらか逆方向電圧となるダ
イオードのブレイクダウンにより、入力した静電気の一
部はＶＤＤにも流れる。従って前記静′亀気により入力
部のＴＰＴ５のゲートに印加する電圧は十分低い値とな
り、ゲート破壊が防市出来る。
線３とｙｓｓ乃至ＶＤＤとの間に挿入されたダイオード
を示す。ダイオードは入力配線とｙｓｓＤ間に２個、入
力配線とＶＤＤの間に２個挿入され、各２個のダイオー
ドは逆向きに接続される。入力抵抗４は、入力した静電
気のピーク電圧を低くすることを目的としており、前記
計４個のダイオードの前に挿入する。第６図において、
入力６より静電気がはいった時、抵抗４により静電気の
ピーク電圧が低くなり、ダイオードＤｉ とＤ２のうち
どちらか、逆方向電圧となるダイオードのプレイ＝ ６
− クダウンにより前記静′市気の一部がｙｓｓに流れ、ダ
イオードＤ３とＤ４のうちどちらか逆方向電圧となるダ
イオードのブレイクダウンにより、入力した静電気の一
部はＶＤＤにも流れる。従って前記静′亀気により入力
部のＴＰＴ５のゲートに印加する電圧は十分低い値とな
り、ゲート破壊が防市出来る。
第４図は、本発明による第４の実施例を示す。
第４図の番号と記号は、第２図に準じている。第４図で
は入力部ｊ７！ｉ、４で静電気のピーク電圧を低くし、
ゲートをｙｓｓに接続したＴＰＴ（Ｔ２）を介して静電
気合ｙｓｓラインに逃がすようにしている。
は入力部ｊ７！ｉ、４で静電気のピーク電圧を低くし、
ゲートをｙｓｓに接続したＴＰＴ（Ｔ２）を介して静電
気合ｙｓｓラインに逃がすようにしている。
以上説明したように、本発明はＴＰＴＬＳＩの入力端子
から印加した静電気を、ＯＦＦしたＴ’ＦＴのソース・
ドレイン間のブレイクダウン乃至ＰＮ接合の逆方向ブレ
イクダウンにより、配線容儀の大きな電源ライン（ＶＢ
２．ＶＤＤ）に逃がすことを特徴としている。例示した
実施例の他にも、前記特徴を持つ構造は様々に考えられ
る。前記特徴を持つ以上、入力端子につながるＴＰＴの
ゲート破壊は、飛躍的に改善される筈である。
から印加した静電気を、ＯＦＦしたＴ’ＦＴのソース・
ドレイン間のブレイクダウン乃至ＰＮ接合の逆方向ブレ
イクダウンにより、配線容儀の大きな電源ライン（ＶＢ
２．ＶＤＤ）に逃がすことを特徴としている。例示した
実施例の他にも、前記特徴を持つ構造は様々に考えられ
る。前記特徴を持つ以上、入力端子につながるＴＰＴの
ゲート破壊は、飛躍的に改善される筈である。
第１図〜第４図に、本発明の実施例を示す。第１．２．
４図は、ＴＰＴのソース・ドレイン間のブレイクダウン
を利用した保護回路であり、第３図は、ＰＮ接合のブレ
イクダウンを利用した保護回路である。 １・・・・・・ＶＩＩＳ Ｑ・・・・・・Ｖ
ＤＤ６・・・・・・入 力 ４・・・・・・入力
抵抗Ｔ１〜Ｔ４・・・・・・保護回路用ＴＰＴＴ、・・
・人力ＴＰＴ Ｄ１〜Ｄ４・・・・・・保護回路用ＰＮダイオード以
上 出願人 株式会社 諏訪精工台 １ ２ １ユ 第２０ １ユ ｚ 第４０
４図は、ＴＰＴのソース・ドレイン間のブレイクダウン
を利用した保護回路であり、第３図は、ＰＮ接合のブレ
イクダウンを利用した保護回路である。 １・・・・・・ＶＩＩＳ Ｑ・・・・・・Ｖ
ＤＤ６・・・・・・入 力 ４・・・・・・入力
抵抗Ｔ１〜Ｔ４・・・・・・保護回路用ＴＰＴＴ、・・
・人力ＴＰＴ Ｄ１〜Ｄ４・・・・・・保護回路用ＰＮダイオード以
上 出願人 株式会社 諏訪精工台 １ ２ １ユ 第２０ １ユ ｚ 第４０
Claims (5)
- （１） 入力端子と正の電源配線（ＶＤｆｌ）との間
に２個のＭＯＳＦＥＴが直列に接続さｆＬ、前記２ＷＡ
のＭＯＳＦＥＴのうち入力端子に近い方のＭＯ８ＦＦｉ
Ｔのゲートは入力端子に接続され、他のもう一つのＭＯ
ＳＦＥＴはＶＤＤに接続され、且つ前記入力端子と負の
電源配線（Ｖｓｓ）との間にも２個のＭＯＳＦＥＴが直
列に接続され、前記２個のＭＯＳＦＥＴのうち入力端子
に近い方のＭＯＥＩＦＥＴのゲートは入力端子に接続さ
れ、ＶＢ８に近い方のＭＯＳＦＥＴのゲートはｙｓｓに
接続されていることを特徴とする半導体集積回路装置。 - （２） 入力端子が、ゲートがｙｓｓに接続されたＭ
Ｏ８ＦＥＴ’ｉ介してｙｓｓに接続さすしていること全
特徴とする半導体集積回路装置。 - （３）特許請求の範囲第１項において、入力端子に最も
近い位置に数にΩの抵抗が接続されていることを特徴と
する半導体集積回路装置。 - （４）特許請求の範囲第２項において、入力端子とｙｓ
ｓに接続されているＭＯＳＦＥＴの間に、数にΩの抵抗
が接続されていることを特徴とする集積回路装置。 - （５）相互に逆向きに接続されｉＰＮダイオードが入力
端子とｙｓＬｌ乃至ＶＤＤラインの間に挿入されている
こと全特徴とする半導体集積回路装置。 ジｉ３１ツ」
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58016543A JPS59143368A (ja) | 1983-02-03 | 1983-02-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58016543A JPS59143368A (ja) | 1983-02-03 | 1983-02-03 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59143368A true JPS59143368A (ja) | 1984-08-16 |
| JPH0458696B2 JPH0458696B2 (ja) | 1992-09-18 |
Family
ID=11919175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58016543A Granted JPS59143368A (ja) | 1983-02-03 | 1983-02-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59143368A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63220289A (ja) * | 1987-03-10 | 1988-09-13 | 日本電気株式会社 | 薄膜トランジスタアレイ |
| US5144392A (en) * | 1989-11-29 | 1992-09-01 | U.S. Philips Corporation | Thin-film transistor circuit |
| US5373377A (en) * | 1992-02-21 | 1994-12-13 | Kabushiki Kaisha Toshiba | Liquid crystal device with shorting ring and transistors for electrostatic discharge protection |
| US5606340A (en) * | 1993-08-18 | 1997-02-25 | Kabushiki Kaisha Toshiba | Thin film transistor protection circuit |
-
1983
- 1983-02-03 JP JP58016543A patent/JPS59143368A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63220289A (ja) * | 1987-03-10 | 1988-09-13 | 日本電気株式会社 | 薄膜トランジスタアレイ |
| US5144392A (en) * | 1989-11-29 | 1992-09-01 | U.S. Philips Corporation | Thin-film transistor circuit |
| US5373377A (en) * | 1992-02-21 | 1994-12-13 | Kabushiki Kaisha Toshiba | Liquid crystal device with shorting ring and transistors for electrostatic discharge protection |
| US5606340A (en) * | 1993-08-18 | 1997-02-25 | Kabushiki Kaisha Toshiba | Thin film transistor protection circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0458696B2 (ja) | 1992-09-18 |
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