JPH03230393A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、データ処理装置における半導体記憶装置に関
するものである。

従来の技術 従来、複数個のデータ処理装置により共有された半導体
記憶装置は、第２図に示すように、複数個のデータ処理
装置と共にバスに接続され、データ処理装置から発行さ
れるアドレスによりデータが選択されていた。すなわち
、第２図において、第１〜第３のデータ処理装置１．２
．３からそれぞれのアドレスバス５．７．９とバス１１
と半導体記憶部１６のアドレスデコーダ１４へのアドレ
スバス１３とを経由して、半導体記憶部１６がアクセス
されていた。しかし、第１のデータ処理装置１が半導体
記憶部１６に格納されていた命令を実行し、他の第２お
よび第３のデータ処理装置２．３を制御する場合には、
半導体記憶部１６に対するアクセス回数のうち、第１の
データ処理装置１によるアクセス回数が大半を占めるよ
うになり、バス１１を介して行うアクセスに要する時間
が長くなってしまうという欠点があった。しかも、半導
体記憶部１６の全アドレス空間を各々のデータ処理装置
１，２．３が共有するため、アドレスのデコードに要す
る時間も長くなる欠点がある。同様に、コマンドもパラ
メータも全てアドレスでのみアクセスされるためデコー
ドに要する時間が長くなってしまう欠点があった。さら
に、各データ処理装置１．２．３か同一コマントで別々
のパラメータを使用し、連動しない処理を行う場合、コ
マンドへのアクセスから再度アクセスを実行しなければ
ならないという欠点があった。

一方、別の従来例として、第３図のように各々のデータ
処理装置１，２．３にそれぞれ半導体記憶部１８．１９
．２０を有するものもあるが、この方式では、各々のデ
ータ処理装置１，２．３別に半導体記憶部１８．１９．
２０を設計する必要があり、固有化するために、相当の
時間を費やしてしまうという欠点を有していた。

発明が解決しようとする課題 本発明の目的は、上記従来の欠点を除去し、効率のよい
アクセス方式を有する半導体記憶装置を提供することで
ある。

課題を解決するための手段 この目的を達成するために、本発明では、半導体記憶部
にラベルフィールドとサブ記憶ビットと各データ処理装
置専用の出力ポートが構成されている。

作用 この構成により、アドレスデコードを簡略化し、同一コ
マントで別パラメータを同時にアクセスし、しかもデー
タ処理装置ごとに固有化した半導体記憶部を必要とせず
に効率のよいアクセスをすることができる。

実施例 本発明の一実施例を第１図にもとづき説明する。

第１図において、１，２．３はデータ処理装ｆｉ、５，
７，９．１３はアクセスアドレスバス、１１はアドレス
バス、３６．３７，３８．３９はアクセスラベルバス、
３５はラベルバス、３２゜３３．３４はアクセスデータ
バス、２９，３０゜３１は出力ポート、２７はラベルフ
ィールド、１４はアドレスデコーダ、１５．２８は信号
線、１６は半導体記憶部、１７は記憶ビット、４０．４
１はサブ記憶ビットである。

第１〜第３のデータ処理装置１，２．３により共有され
た半導体記憶部１６は、ラベルフィールド２７に設定さ
れた装置ラベルおよびコマンドラベル、パラメータラベ
ルにより領域分割され、データ処理装置１，２．３から
それぞれのアクセスアドレスバス５，７．９とアドレス
バス１１と半導体記憶部１６のアドレスデコーダ１４の
アドレスバス１３と経由して半導体記憶部１６がアクセ
スされる場合、少ないアドレスビット幅で選択できるの
で高速アクセスが可能である。また、データ処理装置１
，２．３に対する専用出力ポート２９，３０．３１とア
クセスデータバス３２゜３３．３４を経由してデータを
アクセスするので、同時にそれぞれのデータ処理装置へ
コマンドやパラメータを発行することが可能となる。さ
らに、半導体記憶部１６のあるアドレスの記憶ビット１
７にサブ記憶ビット４０．４１を構成することにより、
同一アドレスによるアクセスで異なる処理を実行するこ
とが可能となる。

発明の詳細 な説明したように、本発明は、複数のデータ処理装置か
らラベルフィールド、アドレスデコーダ、専用出力ポー
トを経由し、半導体記憶部の記憶ビット、サブ記憶ビッ
トをアクセスすることにより、きわめて効率よくアクセ
スすることができ、運用性が向上するという効果がある
。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は従来
の方式によるデータ処理システムの−例のブロック図、
第３図はそれぞれのデータ処理装置に固有の半導体記憶
部を有するデータ処理システムの従来例のブロック図で
ある。 １．２．３・・・・・・データ処理装置、４，６，８゜
１２．２１，２３．２５・・・・・・アクセスデータバ
ス、１０・・・・・・データバス、５，７，９，１３，
２２゜２４．２６・・・・・・アクセスアドレスバス、
１１・・・・・・アドレスバス、１４・・・・・・アド
レスデコーダ、１５゜２８・・・・・・信号線、１６，
１８，１９．２０・・・・・・半導体記憶部、１７・・
・・・・記憶ビット、４０．４１・・・・・・サブ記憶
ビット、２７・・・・・・ラベルフィールド、３６．３
７，３８．３９・・・・・・アクセスラベルバス、３５
・・・・・・ラベルバス、２９．３０．３１・・・・・
・出力ポート、３２，３３．３４・・・・・・アクセス
データバス。

Claims (5)

【特許請求の範囲】
1. （１）複数のデータ処理装置からアクセスされる半導体
   記憶部を有し、前記半導体記憶部にラベルフィールドを
   構成し、前記複数のデータ処理装置の各々にアクセスす
   ることを特徴とする半導体記憶装置。
2. （２）ラベルフィールドを半導体記憶部の各記憶要素ご
   とに活用し、コマンド、パラメータごとにアクセスする
   ことを特徴とする請求項１記載の半導体記憶装置。
3. （３）半導体記憶部の各ビットにサブ記憶ビットを構成
   し、同一アドレスで複数処理を行えるようになしたこと
   を特徴とする請求項１記載の半導体記憶装置。
4. （４）複数のデータ処理装置にアクセス可能な出力ポー
   トを有することを特徴とする請求項１記載の半導体記憶
   装置。
5. （５）前記システムにおいて、複数のデータ処理装置に
   対応可能な出力ポートと、半導体記憶部の各ビットに各
   データ処理装置用のサブ記憶ビットとを有することを特
   徴とする請求項１記載の半導体記憶装置。