JPH03232395A - 映像信号変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［産業上の利用分野コ 本発明は映像信号変換装置に関し、特に所定のフォーマ
ットで情報圧縮されている映像信号を通常の映像信号に
変換するための装置に関する。 ［従来の技術］ 第１１図に、本発明が対称とする画像フォーマントの一
例を示す。このフォーマットによれば、サンプリングク
ロック周波数が１３．５ＭＨｚ。 Ｘ（水平）方向の全画素数が８５８個、Ｙ（垂直）方向
の全ライン数が５２５本で構成される１コマの画像につ
き、帯域圧縮技術により、Ｘ方向において輝度信号Ｙお
よび色差信号Ｒ−Ｙ、Ｂ−Ｙの画素数がそれぞれ３５２
個、１７６個、１７６個に圧縮され、Ｙ方向においてＹ
、Ｒ−Ｙ、Ｂ−Ｙはそれぞれ２　ｉ＋２３　（ｉ＝ｏ、
・・・・・・・・２３９）４　ｉ＋２３　（ｉ＝０．・
・・・・・・・１１９）、４ｉ＋２５（ｉ＝ｏ、・・・
・・・・・１１９）で規定される水平ラインに圧縮され
る。すなわち、このフォーマットによれば、１フレーム
内にノンインタレース方式で２４０本（２ｉ＋２３）の
水平ライン［２３Ｆ、［２５］、・・・・［４９９］　
、［５０１１が与えられその中、第１組（４ｉ＋２３）
の各水平ライン

【２３］、［２７］、・・・・［４９９
］では画素３５２個分のＹが与えられるとともにそのＹ
の後に続けて画素１７６個分のＲ−Ｙが与えられ、第２
Ｍ（４ｉ　＋　２５　）の各水平ライン［２５］　、［
２９］・・・・【５０１】では画素３５２個分のＹが与
えられるとともにそのＹの後に続けて画素１７６個分の
Ｂ−Ｙが与えられる。このようなフォーマットは例えば
ＣＤ−ＲＯＭに画像を記録するための情報圧縮で用いら
れている。 ［発明が解決しようとする課題］ ところで、上述のようなフォーマントの映像信号をＣＤ
−ＲＯＭ等から再生しても、輝度信号Ｙと色差信号Ｒ−
Ｙ、Ｂ−Ｙの時間が全熱ずれているため、そのままでは
通常のテレビ受像機で表示できない。また、インタレー
ス変換を行っても、Ｙの画素数が（３５２Ｘ２４０）、
Ｒ−Ｙ、Ｂ−Ｙの画素数が（１７８Ｘ１２０）に情報圧
縮されているため、通常の１／２程度の縮小画面で表示
されるという問題がある。 本発明は、かかる問題点に鑑みてなされたもので、１フ
レーム内に輝度信号Ｙがノンインタレース方式で与えら
れるとともに、各水平期間中にＹの後に続けて色差信号
Ｒ−Ｙ、Ｂ−Ｙが択一的かつ交互に与えられるようなフ
ォーマットの映像信号を通常のテレビ受像機に表示可能
な映像信号に変換するための新規な映像信号変換装置を
提供することを目的とする。 本発明の別の目的は、上記フォーマットの映像信号を通
常のテレビ受像機に拡大画面で表示可能な映像信号に変
換するための映像信号変換装置を提供することにある。 ［課題を解決するための手段］ 上記の目的を達成するため、本発明の第１の映像信号変
換装置は、１フレーム内に輝度信号Ｙがノンインタレー
ス方式で与えられるとともに、各水平期間中に輝度信号
Ｙの後に続けて色差信号Ｒ−Ｙ、Ｂ−Ｙが択一的かつ交
互に与えられるようなフォーマットの映像信号をテレビ
受像機に表示可能な映像信号に変換するための映像信号
変換装置であって、水平期間毎に与えられる上記映像信
号のＹを蓄積するための第１のフィールドメモリと、水
平期間毎に交互に与えられる上記映像信号のＲ−Ｙ、Ｂ
−Ｙを蓄積するための第２のフィールドメモリからなる
フレームメモリと；同一の水平期間中に与えられるＹ、
Ｒ−Ｙを互いに対応するアドレスで第１および第２のフ
ィールドメモリにそれぞれ書き込み、同一の水平期間中
に与えられるＹ、Ｂ−Ｙを互いに対応するアドレスで第
１および第２のフィールドメモリにそれぞれ書き込むた
めの書込制御手段と；一定の周期で１水平ライン分の（
Ｙ　）ｉ、　　（Ｒ−￥　）ｔを互いに対応するアドレ
スで第１および第２のフィールドメモリよりそれぞれ読
み出すとともに１水平ライン分の（Ｙ）ｉ＋ｔｔ　　（
Ｂ　−Ｙ　）ｔａｘを互いに対応するアドレスで第１お
よび第２のフィールドメモリよりそれぞれ読み出すため
の読出制御手段と；一定の期間中にフレームメモリより
読み出された１水平ライン分の（Ｙ　）ｉ、　（Ｒ−Ｙ
　Ｈ，（Ｙ　）＋＋ｉ、　（Ｂ　−Ｙ　）ｉ＋ｉを入力
し、１水平期間中に（Ｙ　Ｎ、　　（Ｒ−Ｙ　）ｉ。 ＣＢ　−Ｙ　）ｉ＋１を時間を揃えて同時に出力し、次
の１水平期間中に（Ｙ　）ｉ＋１．　　（Ｒ−Ｙ　）ｉ
、　　（Ｂ　−Ｙ）１＋１を時間を揃えて同時に出力す
るための遅延手段とを具備する構成とした。 上記第１の映像信号変換装置において本発明による好適
な読出制御手段は、一定の初期値から開始してｌ水平期
間毎に増分するロー−アト１／スを発生するロー拳アド
レス発生手段と；一定の初期値から開始して一定の周期
で増分するカラム・アドレスを１水平期間中に２度発生
するカラム・アドレス発生手段とを備える構成とした。 また、上記映像信号変換装置において画面を拡大表示す
るために、遅延手段は、（Ｙ）ＩＩ　　（Ｒ−Ｙ　）ｉ
、　　（Ｙ　）ｉ４１．　　（Ｂ　−Ｙ　）ｉ＋１のそ
れぞれを変換前映像信号のサンプリングクロック周波数
の１／２のクロック周波数で出力する構成とした。 本発明の第２の映像信号変換装置は、１フレーム内に輝
度信号Ｙがノンインタレース方式で与えられるとともに
、各水平期間中に輝度信号Ｙの後に続けて色差信号Ｒ−
Ｙ、Ｂ−Ｙが択一的かつ交互に与えられるようなフォー
マットの映像信号をテレビ受像機に表示可能な映像信号
に変換するための映像信号変換装置であって、水平期間
毎に与えられる上記映像信号のＹを蓄積するための第１
のフィールドメモリと、水平期間毎に交互に与えられる
上記映像信号のＲ−Ｙ、Ｂ−Ｙを蓄積するための第２の
フィールドメモリからなるフレームメモリと；同一の水
平期間中に与えられるＹ、　Ｒ−Ｙを互いに対応するア
ドレスで第１および第２のフィールドメモリにそれぞれ
書き込み、同一の水平期間中に与えられるＹ、Ｂ−Ｙを
互いに対応するアドレスで第１および第２のフィールド
メモリにそれぞれ書き込むための書込制御手段と：１１
水平間中に１水平ライン分の（Ｙ　）ｉ、　　（Ｒ−Ｙ
）１を互いに対応するアドレスで第１および第２のフィ
ールドメモリよりそれぞれ読み出し次の１水平期間を読
出休止期間とし、次の１水平期間中に１水平ライン分の
（Ｙ　）ｉ＋１、　　ＣＢ　−Ｙ　）ｉ＋１を互いに対
応するアドレスで第１および第２のフィールドメモリよ
りそれぞれ読み出し、次の１水平期間を読出休止期間と
する読出制御手段と；一定の期間中にフレームメモリよ
り読み出された１水平ライン分の（Ｙ　）ｉ、　　（Ｒ
−Ｙ　）ｉ、　　（Ｙ　Ｈａｔ、　　（Ｂ　−ｙ　）ｉ
＋ｉを入力し、１水平期間中に（Ｙ）Ｌ　　（Ｒ−Ｙ　
）ｉ、　　（Ｂ　−Ｙ　）ｉ十１を時間を揃えて同時に
変換前映像信号のサンプリングクロック周波数の１／４
のクロック周波数で出力し、次の１水平期間を出力休止
期間とし、次の１水平期間中に（Ｙ）ｉ＋１．。 （Ｒ−Ｙ　）Ｌ　　（Ｂ　−Ｙ　）１４１を時間を揃え
て同時に変換前映像信号のサンプリングクロック周波数
の１／４のクロック周波数で出力し、次の１水平期間を
出力休止期間とする遅延手段と；この遅延手段より出力
されるデータに対して所定の補間処理を施す補間手段と
を具備する構成とした。 上記第２の映像信号変換装置において本発明による好適
な読出制御手段は、任意の値に設定可能な初期値から開
始して２水平期間毎に増分するロー・アドレスを発生す
るロー・アドレス発生手段と；任意の値に設定可能な初
期値から開始して一定の周期で増分するカラム・アドレ
スを１水平期間中に２度発生するカラム・アドレス発生
手段とを備える構成とした。 また、上記第１または第２の映像信号変換装置において
本発明による好適な書込制御手段は、定の初期値から開
始して一定の周期で増分するロー・アドレスを発生する
ロー・アドレス発生手段と；一定の初期値から開始して
一定の周期で増分するカラム・アドレスを１水平期間中
に２度発生するカラム中アドレス発生手段とを備える構
成とした。 ［作用］ 本発明は、２層のフィールドメモリからなるフレームメ
モリを用い、第１のフィールドメモリに変換前映像信号
のＹを蓄積し、第２のフィールドメモリにＲ−Ｙ、Ｂ−
Ｙを交互に蓄積する。その際に、同一水平期間で与えら
れるＹとＲ−Ｙ、ＹとＢ−Ｙを互いに対応するアドレス
で第１．第２フイールドメモリに書き込む。この書込の
ための好適な書込制御手段では、一定の初期値から開始
して一定の周期で増分するロー・アドレスを与えると同
時に、一定の先頭アドレスから開始するカラム・アドレ
スを一定期間内に２度与えることにより同一水平ライン
のＹとＲ−Ｙ、ＹとＢ−Ｙをそれぞれ同一の行アドレス
でメモリに書き込む。 フレームメモリの読出は、一定の周期でＹ、　Ｒ−Ｙの
読出とＹ、Ｂ−Ｙの読出が交互に繰り返される。第１の
映像信号変換装置では、一定の周期（典型的には２水平
期間毎）で１水平ライン分の（Ｙ　）ｉ、　　（Ｒ−Ｙ
　）ｔ、および１水平ライン分の（Ｙ　）１４１．　　
（Ｂ　−Ｙ　）ｉ＋１をそれぞれ互いに対応するアドレ
スで読み出す。このための好適な読出制御手段では、一
定の初期値（典型的には第１行のロー・アドレス）から
開始して１水平期間毎にロー・アドレスを増分させると
同時に、一定の初期値（典型的には第１列のカラム・ア
ドレス）から開始して一定の周期（読出クロック周波数
）でカラム・アドレスを所定値（最後のカラム・アドレ
ス）まで増分させてから上記の初期値に戻し、このよう
なカラム・アドレスの発生を１水平期間中に２回繰り返
す。これにより、同一のアドレスで１水平ライン分の（
Ｙ　）ｉ、　　（Ｒ−Ｙ　）ｚおよび１水平ライン分の
（Ｙ　）１＋１．　　（Ｂ　−Ｙ　）１＋１がフレーム
メモリより読み出される。このようにして一定の期間中
にフレームメモリより読み出された１水平ライン分の（
Ｙ　）ｔ、　　（Ｒ−Ｙ　）Ｉと１水平ライン分の（Ｙ
）Ｉ÷１．　　（Ｂ　−Ｙ　）１＋１は遅延手段に書き
込まれそこから１水平期間中に（Ｙ）ｓ、（Ｒ−Ｙｌ＋
、ＣＢ　−Ｙ　）ｉｌｌが時間を揃えて同時に出力され
、次の１水平期間中に（Ｙ　）１＋１．　　（Ｒ−Ｙ　
）ｉ、　　（Ｂ　−Ｙ）１＋１が時間を揃えて同時に出
力される。この結果通常のテレビ受像機で表示可能な映
像信号が得られる。なお、遅延手段の読出クロック周波
数（例えば１３．５ＭＨｚ）を変換前映像信号のサンプ
リングクロック周波数の１／２　（６，７５ＭＨｚ）と
することで、水平方向において１画素当たりの表示範囲
が拡大し、ひいては画面全体を拡大して表示することが
できる。 第２の映像信号変換装置では、画面拡大表示のために、
１水平期間ｆｆ１（２水平期間毎）に１水平ライン分の
（Ｙ　）ｉ、　　（Ｒ−Ｙ　）ｉと１水平ライン分の（
Ｙ　）ｉ十１．　　（Ｂ　−Ｙ　）ｉ＋１とをそれぞれ
互いに対応するアドレスで第１および第２のフィールド
メモリより読み出し、遅延手段より１水平期間置に１水
平ライン分の（Ｙ　）ｉ、　　（Ｒ−Ｙ　）ｉ、　　（
Ｂ　−Ｙ）１月と１水平ライン分の（Ｙ　）ＩＬＬ　　
（Ｒ−Ｙ　）ｔ。 （Ｂ　−Ｙ　）１＋１をそれぞれ時間を揃えて同時に変
換前映像信号のサンプリングクロック周波数の１／４の
クロック周波数で読み出す。これにより、個々の画素デ
ータ間に隙間が生ずるが、遅延手段の後段で補間手段が
それらの隙間に適当なデータを挿入して補間を行うこと
により、良好な拡大画像が得られる。例えば、変換前サ
ンプリングクロック周波数が１３．５ＭＨｚで（３５２
Ｘ２４０）画素画面の中の（１７８Ｘ１２０）画素は、
サンプリングクロック周波数が６．７５ＭＨｚで（３５
２Ｘ２４０）画素の画面に変換されて通常のテレビ受像
機に表示される。 この第２の映像信号変換装置のための好適な読出制御手
段では、ロー・アドレスとカラム・アドレスの初期値を
任意の値に設定することにより、フレームメモリより読
み出す映像信号の範囲を任意に選択し、これにより画面
内の任意の位置で画面を拡大することができる。 ［実施例コ 以下、添付図を参照して本発明の詳細な説明する。 実」Ｅ例」− 第１図は、第１の実施例による映像信号変換装置のブロ
ック図である。本装置は、入力段のラインメモリ１０と
、２層構造のフレームメモリ１２と、出力段のラインメ
モリ（１４Ａ、１４Ｂ）。 （１８Ａ、１６Ｂ）、　　（１８Ａ、１８Ｂ）と、フレ
ームメモリ１２の書込／読出を制御するためのフレーム
メモリ制御回路２０、書込アドレス発生回路３０、読出
アドレス発生回路４０、アドレス切替回路５０と、出力
ラインメモリ１４Ａ〜１８Ｂの書込／読出を制御するた
めの出力ラインメモリ制御回路６０とを備える。 ラインメモリ１０には、第９図につき上述したフォーマ
ットの映像信号、すなわち１フレーム内に輝度信号Ｙが
ノンインタレース方式で与えられるとともに、各水平期
間中に輝度信号Ｙの後に続けて色差信号Ｒ−Ｙ、Ｂ−Ｙ
が択一的かつ交互に与えられるような映像信号が、１水
平ラインずつクロック周波数１３．５ＭＨｚで入力され
る。この１ライン分の映像信号（Ｙ、Ｒ−Ｙ）もしくは
（Ｙ、Ｂ−Ｙ）は、次に２０．２５ＭＨ２（７）クロツ
クで、ラインメモリ１０より出力されフレームメモリ１
２に書き込まれる。書込において、フレームメモリ１２
は、フレームメモリ制御回路２゜より書込制御信号およ
びチップ・セレクト信号等の制御信号を受けるとともに
、アドレス切替回路５０を介して書込アドレス発生回路
３ｏより書込用のアドレスを受ける。 第２図は、フレームメモリ１２のアドレス構成ラボす。 図示のように、このフレームメモリ１２はＹ蓄積用の第
１のフィールドメモリ１２Ａと、Ｒ−Ｙ、Ｂ−Ｙｇｍ用
の第２のフィールドメモリ１２Ｂとからなる。第１のフ
ィールドメモリ１２Ａは、それぞれ（２５６Ｘ２５θ）
容量の２相のフィールドメモリＭＯ，Ｍｌがらなり、各
相は１７６個のカラム−アドレスと２４０個のロー・ア
ドレスを何する。第２のフィールドメモリ１２Ｂは（２
５８Ｘ２５６）容量の単一メモリで、１７６個のカラム
・アドレスと２４０個のロー・アドレスを有する。この
ようなメモリ構成により、１フレームにつき同一水平ラ
インのＹとＲ−Ｙ、およびＹとＢ−Ｙがそれぞれ同一の
アドレスで第１および第２フィールドメモ１Ｊ１２Ａ、
１２Ｂに蓄積されるようになっている。 すなわち、第９図のフォーマントによる水平ライン

【２
３】のＹ、Ｒ−Ｙが与え１；れると、それらのＹ、Ｒ−
Ｙのデータは第１および第２のフィールドメモリ１２Ａ
の第１行にそれぞれ書き込まれ、その際に３５２個分の
Ｙのデータは１個ずつ交互に２つの相ＭＯ，Ｍｌに分配
される。次に、水平ライン

【２５】のＹ、Ｂ−Ｙが与え
られると、それらのＹ、Ｂ−Ｙのデータは第１および第
２のフィールドメモリ１２Ａの第２行にそれぞれ書き込
まれ、その際にも３５２個分のＹのデータは１個ずつ交
互に２つの相ＭＯ，Ｍｌに分配される。同様にして、水
平ライン

【２７】のＹ、Ｒ−Ｙは両メモリ１２Ａ、１２
Ｂの第３行にそれぞれ書き込まれ、水平ライン

【２９】
のＹ、Ｂ−Ｙは両メモリ１２Ａ、１２Ｂの第４行にそれ
ぞれ書き込まれる。このようにして、各水平ライン（４
ｉ＋２３］のＹとＲ−Ｙは同一のアドレスで第１および
第２フィールドメモリ１２Ａ、１２Ｂに蓄積され、各水
平ライン［４ｉ＋２５１のＹとＢ−Ｙは同一のアドレス
で両フィールドメモリ１２Ａ、１２Ｂに蓄積される。 第３図は、本実施例による書込アドレス発生回路３０、
読出アドレス発生回路４０およびアドレス切替回路５０
の具体的回路構成例を示す。書込アドレス発生回路３０
は、ロー・アドレス発生用のアドレス−カウンタ３２と
カラム・アドレス発生用のアドレス・カウンタ３４とで
構成される。 読出アドレス発生回路４０も、同様に、ロー・アドレス
発生用のアドレス・カウンタ４２とカラム壷アドレス発
生用のアドレス・カウンタ４４とで構成される。アドレ
ス切替回路５０は、ロー・アドレス切替用のマルチプレ
クサ５２と、カラムΦアドレス切替用のマルチプレクサ
５４とで構成される。 書込アドレス発生回路３０において、ロー・アドレス・
カウンタ３２は、プリセント値入力端子りに“Ｏ”デー
タを定常的に受け、ロード端子ＬＤに制御回路２０より
ＷＹＬＯＡＤを１フレーム毎に受け、クロック入力端子
ＣＫに制御回路２０よりＤＩＳＰを２水平期間毎に受け
、各フレーム期間内において初期値（“０”）から開始
して２水平期間毎に１ずつ増分する書込用のロー・アド
レスを発生する。カラム・アドレス拳カウンタ３４は、
プリセット値入力端子りに“０”データを定常的に受け
、ロード端子ＬＤに制御回路２０よりＷＸＬＯＡＤを１
水平期間毎に２度受け、クロック入力端子ＣＫに制御回
路２０よりデータ入力中にＷＣＫを入力クロック周波数
（２０，２５ＭＨｚ）で受け、各水平期間内において初
期値（“Ｏ”）から開始してＷＣＫ毎に１つずつ増分す
る書込用のカラム・アドレスを２度発生する。 第４図および第５図は、フレームメモリ１２の書込動作
を示す。書込時は、制御回路２０からの制御信号Ｃ０Ｎ
Ｔにしたがってアドレス切替回路５０の両マルチプレク
サ５２．５４はそれぞれ書込アドレス発生回路３０側に
切り替えられる。 第４図の水平期間内タイミングにおいて、水平同期信号
の直後、ロード信号ＷＹＬＯＡＤがイネーブル状態（“
Ｌ”）の下でＤＩＳＰが“Ｈ″に立ち上がることにより
（第４図（Ｅ）、（Ｆ））、それに応動してロー・アド
レス０カウンタ３２は初期値“０”をロードする。次い
で、ロード’Ｍ　号Ｗ　Ｘ　ＬＯＡＤがイネーブル状態
（“Ｌ”）の下で入力データと同期して書込クロック信
号ＷＣＫが入力すると（第４図（Ｂ）、（Ｃ）　、（Ｄ
））、その最初のクロックの立ち上がりに応動してカラ
ム・アドレス・カウンタ３４は初期値“０”をロードし
、この初期値からＷＣＫをカウントし始める。上記のよ
うな初期値のロードが終わると、ロード信号ＷＹＬＯＡ
Ｄ、ＷＸＬＯＡＤは“Ｈ”になる（第４図（Ｄ）、（Ｅ
））。一方、この時、フレームメモリ１２においては、
第１フイールドメモＩＪ　１２　Ａが制御回路２０によ
って書込モードに切り替えられている。しかして、ロー
・アドレス０カウンタ３２より第１フイールドメモリ１
２Ａの第１行を指示するロー・アドレスが発生され、カ
ラム・アドレス・カウンタ３４よりＷＣＫに同期して初
期値ＡＯ（０）からＡＩ（１）、Ａ２（２）・・・・Ａ
１７Ｇ（１７６）まで増分するカラム・アドレスが発生
され、これにより水平ライン

【２３】のＹの３５２個の
データは第１フイールドメモリ１２Ａの２相ＭＯ，Ｍｌ
の第１行に書き込まれる。 このＹの書込終了間際に、ロード信号ＷＸＬＯＡＤがい
ったん“Ｌ”に立ち下がり、次いで“Ｈ”に立ち上がる
（第４図（Ｄ））。これにより、カラム・アドレス０カ
ウンタ３４に再び初期値（“０”）がロードされ、カラ
ム・アドレスは初期値ＡＯ（０）に戻り、再びその初期
値から１つずつ増分する。一方、フレームメモリ１２に
おいては第２フイールドメモリ１２Ｂが書込モードに切
り替えられる。これにより、水平ライン

【２３】のＲ−
Ｙの１７６個のデータは第２フイールドメモリ１２Ａの
第１行に書き込まれる。 このようにして、水平ライン

【２３】のＹ、　Ｒ−Ｙの
書込が終了し、次の水平同期信号が来るとＤＩＳＰはい
ったん“Ｌ”に変わり、その次の水平期間が開始すると
“Ｈ”に立ち上がる（第５図（Ｃ）、＜Ｄ））。この立
ち上がりに応動してロー・アドレス・カウンタ３２がカ
ウント会アップし、ロー・アドレスはフィールドメモリ
１２Ａ、１２Ｂの第２行を指定する値となる。しかして
、上記と同様な動作により、水平ライン

【２５】のＹ、
Ｂ−Ｙはそれぞれ第１および第２のフィールドメモリ１
２Ａ、１２Ｂの第２行に書き込まれる（第５図（Ｂ））
。このようにして、変換前映像信号のＹは水平ライン毎
に第１フイールドメモリ１２Ａの各行に順次書き込まれ
、変換前映像信号のＲ−Ｙ、Ｂ−Ｙは水平ライン毎に第
２フイールドメモリ１２Ｂの各行に交互に書き込まれる
。 次に、フレームメモリ１２の読出動作について説明する
。第３図の読出アドレス発生回路４ｏにおいて、ロー・
アドレス・カウンタ４２は、プリセット値入力端子りに
“０”データを定常的に受け、ロード端子ＬＤに制御回
路２ｏよりＲＹＬＯＡＤを１フレーム毎に受け、クロッ
ク入力端子ＣＫに制御回路２０よりＤＩＳＰ　２を１水
平期間毎に受け、各フレーム期間内において初期値（“
０”）から開始して１水平期間毎に１ずつ増分する読出
用のロー・アドレスを発生する。ロー・アドレス・カウ
ンタ３２は、プリセット値入力端子りに“０”データを
定常的に受け、ロード端子ＬＤに制御回路２０よりＲＸ
ＬＯＡＤを１水平期間毎に２度受け、クロック入力端子
ＣＫに制御回路２０よりデータ入力中にＲＣＫを出力ク
ロック周波数（２０，２５ＭＨｚ）で受け、各水平期間
内において初期値（“０”）から開始してＲＣＫ毎に１
つずつ増分する読出用のカラム・アドレスを２度発生す
る。 第６図および第７図は、フレームメモリ１２の読出動作
を示す。読出時は、制御回路２０からの制御信号Ｃ０Ｎ
Ｔにしたがってアドレス切替回路５０の両マルチプレク
サ５２．５４はそれぞれ読出アドレス発生回路４０側に
切り替えられる。 第６図の水平期間内タイミングにおいて、水平同期信号
の直後、ロード信号ＲＹＬＯＡＤがイネーブル状態（“
Ｌ”）の下でＤＩＳＰが“Ｈ”に立ち上がることにより
（第６図（Ｆ）、（Ｇ））、それに応動シてロー拳アド
レス・カウンタ４２は初期値“０”をロードする。次い
で、ロード信号ＲＸＬＯＡＤがイネーブル状態（“Ｌ”
）の下で読出クロック信号ＲＣＫが入力すると（第４図
（Ｂ）、（Ｃ）。 （Ｅ））、その最初のクロックの立ち上がりに応動して
カラム・アドレス・カウンタ４４は初期値“０”をロー
ドし、この初期値からＲＣＫをカウントし始める。上記
のような初期値のロードが終わると、ロード信号ＲＹＬ
ＯＡＤ、ＲＸＬＯＡＤは“Ｈ”になる（第４図（Ｅ）　
、（Ｆ））。一方、この時、フレームメモリ１２におい
ては、第１フイールドメモ１Ｊ１２Ａが制御回路２０に
よって読出モードに切り替えられている。しかして、ロ
ー・アドレス・カウンタ４２より第１フイールドメモリ
１２Ａの第１行を指示するロー・アドレスが発生され、
カラムΦアドレス・カウンタ４４よりＲＣＫに同期して
初期値ＡＯ（０）からＡ　Ｉ（１）、Ａ２（２）・・・
・Ａｌ７Ｇ（１７６）まで増分するカラム・アドレスが
発生され、これにより第１のフィールドメモリ１２Ａよ
り水平ライン

【２３】のＹが読み出される。 このＹの読出終了間際に、ロード信号ＲＸＬＯＡＤがい
ったんＬ”に立ち下がり、次いで“Ｈ”に立ち上がる（
第４図（Ｅ））。これにより、カラム・アドレス・カウ
ンタ４４に再び初期値（“０”）がロードされ、カラム
・アドレスは初期値ＡＯ（０）に戻り、再びその初期値
から１つずつ増分する。一方、フレームメモリ１２にお
いては第２フイールドメモリ１２Ｂが読出モードに切り
替えろれる。これにより、第１フイールドメモリ１２Ａ
の第１行より水平ライン

【２３】のＲ−Ｙが読み出され
る。 このようにして、水平ライン

【２３】のＹ、　Ｒ−Ｙの
読出が終了すると、ＤＩＳＰはいったん“Ｌ”に変わり
、次の水平期間が開始すると“Ｈ”に立ち上がる（第６
図（Ｇ）、第７図（Ｃ）、（Ｄ））。この立ち上がりに
応動してロー・アドレス・カウンタ３２がカウント会ア
ップし、ロー・アドレスはフィールドメモ１Ｊ１２Ａ、
１２Ｂの第２行を指定する値となる。しかして、上記と
同様な動作により第１および第２のフィールドメモリ１
２Ｂより水平ライン

【２５】のＹ、Ｂ−Ｙがそれぞれ読
み出される（第５図（Ｂ））。このように、１水平期間
毎にＹ、Ｒ−ＹとＹ、Ｂ−Ｙが交互に第１および第２の
フィールドメモリ１２Ａ、１２Ｂより読み出される。 次に、出力ラインメモ１Ｊ１４Ａ〜１８Ｂの作用につい
て説明する。これらのラインメモリは出力ラインメモリ
制御回路６０からの制御信号、クロックを受けて次のよ
うに動作する。 先ず、水平期間ＨＤＯで、フレームメモリ１２より水平
ライン

【２３】の（Ｙ）　０．　（Ｒ−Ｙ）　０が出力
されると、（Ｙ）０はラインメモリ１４Ａに２０．２５
ＭＨｚのクロックで書き込まれ、（Ｒ−Ｙ）Ｏはライン
メモリ１６Ａに２０．２５ＭＨｚのクロックで書き込ま
れる。次の水平期間ＨＤ１で、ラインメモリ１４Ａより
（Ｙ）０が６゜７５ＭＨｚのクロックで読み出されると
同時に、それと時間を揃えてラインメモリ１８Ａより（
Ｒ−Ｙ）０が３．３７５ＭＨｚのクロックで読み出され
る。一方、この水平期間ＨＤＩ中にフレームメモリ１２
より読み出された水平ライン

【２Ｓ】の（Ｙ）ｉ、（Ｂ
−￥）１は、（Ｙ）１がラインメモリ１４Ｂに書き込ま
れ、（Ｂ−Ｙ）１がラインメモリ１８Ｂに書き込まれる
。次の水平期間ＨＤ２では、ラインメモリ１４Ｂより（
Ｙ）１が６゜７５ＭＨｚのクロックで読み出されると同
時に、それと時間を揃えてラインメモリ１８Ａより（Ｒ
−Ｙ）０が再度３．３７５ＭＨｚのクロックで、またラ
インメモリ１８ＢよりＣＢ−Ｙ）０が３．３７５ＭＨｚ
のクロックで読み出される。この間、フレームメモリ１
２より出力された水平ライン

【２７】の（Ｙ）２．（Ｒ
−Ｙ）２は、（Ｙ）２がラインメモリ１４Ａに書き込ま
れ、（Ｒ−Ｙ）２がラインメモリ１８Ａ、１８Ｂに書き
込まれる。そして、次の水平期間ＨＤ３で、ラインメモ
リ１４Ａ、１８Ｂ、１８Ｂより（Ｙ）２．（Ｒ−Ｙ）２
．（Ｂ−Ｙ）ｉが上記のクロックで時間を揃えて同時に
読み出される。 以上のような動作により、装置出力端子７０゜７２．７
４には、互いに時間軸が揃い、通常のテレビ受像機に表
示可能な映像信号が得られる。さらに、この実施例では
、出力ラインメモリ１４Ａ〜１８Ｂの読出クロック周波
数は８．７５ＭＨｚで、変換前映像信号のサンプリング
クロック周波数１３．５ＭＨｚの１／２であるから、水
平方向において各画素の表示範囲が２倍になり、ひいて
は画面全体が２倍に拡大表示される。 支り九１ 次に、第９図および第１０図につき第２の実施例を説明
する。この実施例は、画面内の任意の位置での拡大表示
を可能とするものである。このために、第９図において
、出力ラインメモリ（１４Ａ、１４Ｂ）、（１８Ａ、１
６Ｂ）、（１８Ａ。 １８Ｂ）の後段には補間回路８０．８２．８４および補
間フィルタ９０．９２．９４がそれぞれ接続される。さ
らに、第１０図において、読出アドレス発生回路４０’
のロー・アドレス・カウンタ４２、カラム・アドレス・
カウンタ４４のそれぞれのプリセント入力端子りには外
部（例えば制御回路２０）より任意の値に設定可能なプ
リセット値ＰＲＥＳＥＴ　　ＹおよびＲＲＥＳＥＴ　　
Ｘが与えられる。これにより、フレームメモリ１２の読
出においては、ロー・アドレス・カウンタ４２からのロ
ー・アドレスがＰＲＥＳＥＴ　　Ｙから開始し、カラム
・アドレス・カウンタ４４からのカラム・アドレスが水
平期間毎にＰＲＥＳＥＴ　　Ｘから開始する。また、こ
の実施例によれば、垂直方向における画面拡大のため、
ＤＩＳＰ２が２水平期間毎に与えられ１水平期間置にフ
レームメモリ１２の読出が行われる。すなわち、水平期
間ＨＤＯで（Ｙ）０が１７６データ、（Ｒ−Ｙ）０が８
８データ分読み出されると、次の水平期間ＨＤ２は読出
休止期間で、次の水平期間ＨＤ２で（ＹＨ，（Ｂ　−Ｙ
　Ｈが読み出される。 ラインメモリ１４Ａ〜１８Ｂにおいても、１層平期間置
に読出が行われ、例えば水平期間ＨＤｊ中に（Ｙ　）ｉ
、　　（Ｒ−Ｙ　）ｉ、　　（Ｂ　−Ｙ　）ｉ＋１が時
間を揃えて同時に読み出されると、次の水平期間ＨＤｊ
＋ｌは読出体止期間で、その次の水平期間ＨＤ　ｊ＋２
中に（Ｙ　）ｉ＋１．　　（Ｒ−Ｙ　）ｉ、　　（Ｂ　
−Ｙ　Ｈａｔが時間を揃えて同時に読み出され、その次
の水平期間ＨＤｊ＋３は読出休止期間となる。そして、
この実施例では、画素数が１／２になっているため、水
平方向における画面拡大を行う。このため、Ｙは３．３
７５ＭＨｚのクロックで読み出され、Ｒ−Ｙ、Ｂ−Ｙは
１．６８７５ＭＨｚのりｏ　ツクで読み出される。 補間回路８０．８２．８４は、周知の“０”挿入回路か
らなり、ラインメモリ１４Ａ〜１８Ｂより入力した映像
信号に対して、画素データの存在しない上下の水平ライ
ンと、８．７５ＭＨｚでサンプリングしたときに２クロ
ツクにわたって同一データが続くため左右のドツト位置
に値“０”のデータを挿入する。補間フィルタ９０，９
２．９４は、周知な構成の回路で、各画素の左右拳上下
方向を平滑化する。 以上のような動作・作用により、装置出力端子７０．７
２．７４にはサンプリング周波数６．７５ＭＨｚで（３
５２Ｘ２４０）個の画素データを与える映像信号が得ら
れ、この映像信号はテレビ受像機で通常のテレビ画面サ
イズに表示される。 ［発明の効果コ 本発明は、上述したような構成を有することにより、次
のような効果を奏する。 請求項１の映像信号変換装置によれば、２層のフィール
ドメモリからなるフレームメモリを用いて変換前映像信
号のＹを第１のフィールドメモリに蓄積し、Ｒ−Ｙ、Ｂ
−Ｙを第２のフィールドメモリに交互に蓄積し、その際
に同一ライン上のＹとＲ−Ｙ、およびＹとＢ−Ｙをそれ
ぞれ互いに対応するアドレスで書き込み、読出時には一
定の周期で１ライン分の（Ｙ　）ｉ、　　（Ｒ−Ｙ　）
ｉおよび１ライン分の（Ｙ　Ｈａｔ、　　（Ｒ−Ｙ　）
Ｈａｔをそれぞれフレームメモリより読み出し、遅延手
段により１水平期間中に（Ｙ　）ｉ、　　（Ｒ−Ｙ　）
Ｌ　　（Ｂ　−Ｙ　）ｉ＋１を時間揃えて同時に出力し
、次の１水平期間中に（Ｙ）ｉ＋ｉ、　　（Ｒ−Ｙ　）
ｉ、　　（Ｂ　−Ｙ　）Ｈａｔを時間を揃えて同時に出
力するようにしたので、通常のテレビ受像機で表示可能
な映像信号が得られる。 請求項２の映像信号変換装置によれば、一定の初期値か
ら開始して１水平期間毎にロー・アドレスを増分させる
と同時に、１水平期間中に２度−定の初期値から開始し
て一定の周期でカラム・アドレスを増分させることによ
り、同一のアドレスで１水平ライン分の（Ｙ　）ｉ、　
　（Ｒ−Ｙ　）ｉまたは１水平ライン分の（Ｙ　）ｉｌ
ｌ、　　（Ｂ　−Ｙ　）ｊ＋１をフレームメモリより読
み出すようにしたので、簡単な回路構成で読出の制御を
行うことができる。 請求項３の映像信号変換装置によれば、遅延手段の読出
クロック周波数を変換前映像信号のサンプリングクロッ
ク周波数の１／２とすることで、本平方向において１画
素当たりの表示節回を拡大し、ひいては画面全体を拡大
して表示することかできる。 請求項４の映像信号変換装置によれば、フレームメモリ
より１水平期間置（２水平期間毎）に１水平ライン分の
（Ｙ　）ｉ、　　（Ｒ−Ｙ　）ｊと１水平ライン分の（
Ｙ　）１４１．　　（Ｂ　−Ｙ　）ｉｌｌとを交互に読
み出し、遅延手段より１水平期間置に１水平ライン分の
（Ｙ　）ｉ、　　（Ｒ−Ｙ　）ｉ、　　（Ｂ　−Ｙ　）
ｉｌｌと１水平ライン分の（Ｙ　）ｉ＋１、　　（Ｒ−
Ｙ　）ｉ、　　（Ｂ　−Ｙ　）！＋１をそれぞれ時間を
揃えて同時に変換前映像信号のサンプリングクロック周
波数の１／４のクロック周波数で読み出し、次いで補間
手段により画素データ間の隙間に補間を行うようにした
ので、通常のテレビ受像機で良好な拡大画面を得ること
ができる。 請求項５の映像信号変換装置によれば、請求項４の装置
において、読出制御手段におけるロー・アドレスとカラ
ム・アドレスの初期値を任意の値に設定可能とすること
により、画面内の任意の位置で画面を拡大することがで
きる。 請求項６の映像信号変換装置によれば、請求項１または
４の装置において、一定の初期値から開始して１水平期
間毎にロー・アドレスを増分させると同時に、１水平期
間中に２度一定の初期値から開始して一定の周期でカラ
ム会アドレスを増分させることにより、同一のアドレス
で１水平ライン分の（Ｙ　）ｉ、　　（Ｒ−Ｙ　）＋ま
たは１水平ライン分の（Ｙ　）ｉｌｌ、　　（Ｂ　−Ｙ
　）ｊ＋１をフレームメモリに書き込むようにしたので
、簡単な回路構成で書込の制御を行うことができる。

【図面の簡単な説明】

第１図は、本発明の第１の実施例による映像信号変換装
置の全体構成を示すブロック図、第２図は、第１の実施
例のフレームメモリ１２のアドレス構成を示す図、 第３図は、第１図のフレームメモリ１２に対して書込φ
読出を制御する回路の具体的構成を示すブロック図、 第４図は、フレームメモＵ　１２の書込動作を説明する
ためのタイミング図、 第５図は、フレームメモリ１２の書込動作をフレーム周
期でみたタイミング図、 第８図は、第１の実施例によるフレームメモリ１２の読
出動作を説明するためのタイミング図、第７図は、第１
の実施例によるフレームメモリ１２の書込動作をフレー
ム周期でみたタイミング図、 第８図は、第１の実施例によるラインメモリ１４Ａ−１
８Ｂの作用を下すタイミング図、第９図は、第２の実施
例による映像信号変換装置の全体構成を示すブロック図
、 第１０図は、第２の実施例によりフレームメモリ１２に
対して書込・読出を制御する回路の具体的構成を示すブ
ロック図、および 第１１図は、本発明の対称とする変換前映像信号の画像
フｔ−マｙ）を示す図である。 １２川・フレームメモリ、 １２Ａ、１２Ｂ・・・・フィールドメモリ、１４Ａ〜１
８Ｂ・・・・ラインメモリ、２０・・・・フレームメモ
リ制御回路、３０・・・・書込アドレス発生回路、 ３２・・・・書込用ロー中アドレスｅカウンタ、３４・
・・・書込用カラム命アドレスｅカウンタ、４０．４０
’・・・・読出アドレス発生回路、４２．４２’・・・
・読出用ロー・アドレス争カウンタ、 ４４　（４４’　）・・・・読出用カラム・アドレス・
カウンタ、 ５０・・・・アドレス切替回路、 ５２．５４・・・・マルチプレクサ、 ５４・・・・ラッチ回路、 ６０・・・・出力ラインメモリ制御回路、８０〜８４・
・・・補間回路、 ９０〜９４・・・・補間フィルタ。

Claims (6)

【特許請求の範囲】
1. （１）１フレーム内に輝度信号Ｙがノンインタレース方
   式で与えられるとともに、各水平期間中に輝度信号Ｙの
   後に続けて色差信号Ｒ−Ｙ、Ｂ−Ｙが択一的かつ交互に
   与えられるようなフォーマットの映像信号をテレビ受像
   機に表示可能な映像信号に変換するための映像信号変換
   装置であって、水平期間毎に与えられる前記映像信号の
   Ｙを蓄積するための第１のフィールドメモリと、水平期
   間毎に交互に与えられる前記映像信号のＲ−Ｙ、Ｂ−Ｙ
   を蓄積するための第２のフィールドメモリからなるフレ
   ームメモリと、 同一の水平期間中に与えられるＹ、Ｒ−Ｙを互いに対応
   するアドレスで前記第１および第２のフィールドメモリ
   にそれぞれ書き込み、同一の水平期間中に与えられるＹ
   、Ｂ−Ｙを互いに対応するアドレスで前記第１および第
   ２のフィールドメモリにそれぞれ書き込むための書込制
   御手段と、一定の周期で１水平ライン分の（Ｙ）ｉ、（
   Ｒ−Ｙ）ｉを互いに対応するアドレスで前記第１および
   第２のフィールドメモリよりそれぞれ読み出すとともに
   １水平ライン分の（Ｙ）ｉ＋１、（Ｂ−Ｙ）ｉ＋１を互
   いに対応するアドレスで前記第１および第２のフィール
   ドメモリよりそれぞれ読み出すための読出制御手段と、 一定の期間中に前記フレームメモリより読み出された１
   水平ライン分の（Ｙ）ｉ、（Ｒ−Ｙ）ｉ、（Ｙ）ｉ＋１
   、（Ｂ−Ｙ）ｉ＋１を入力し、１水平期間中に（Ｙ）ｉ
   、（Ｒ−Ｙ）ｉ、（Ｂ−Ｙ）ｉ＋１を時間を揃えて同時
   に出力し、次の１水平期間中に（Ｙ）ｉ＋１、（Ｒ−Ｙ
   ）ｉ、（Ｂ−Ｙ）ｉ＋１を時間を揃えて同時に出力する
   ための遅延手段と、 を具備することを特徴とする映像信号変換装置。
2. （２）前記読出制御手段は、一定の初期値から開始して
   １水平期間毎に増分するロー・アドレスを発生するロー
   ・アドレス発生手段と；一定の初期値から開始して一定
   の周期で増分するカラム・アドレスを１水平期間中に２
   度発生するカラム・アドレス発生手段とを備えることを
   特徴とする請求項１に記載の映像信号変換装置。
3. （３）前記遅延手段は、（Ｙ）ｉ、（Ｒ−Ｙ）ｉ、（Ｙ
   ）ｉ＋１、（Ｂ−Ｙ）ｉ＋１のそれぞれを変換前映像信
   号のサンプリングクロック周波数の１／２のクロック周
   波数で出力することを特徴とする請求項１に記載の映像
   信号変換装置。
4. （４）１フレーム内に輝度信号Ｙがノンインタレース方
   式で与えられるとともに、各水平期間中に輝度信号Ｙの
   後に続けて色差信号Ｒ−Ｙ、Ｂ−Ｙが択一的かつ交互に
   与えられるようなフォーマットの映像信号をテレビ受像
   機に表示可能な映像信号に変換するための映像信号変換
   装置であって、水平期間毎に与えられる前記映像信号の
   Ｙを蓄積するための第１のフィールドメモリと、水平期
   間毎に交互に与えられる前記映像信号のＲ−Ｙ、Ｂ−Ｙ
   を蓄積するための第２のフィールドメモリからなるフレ
   ームメモリと、 同一の水平期間中に与えられるＹ、Ｒ−Ｙを互いに対応
   するアドレスで前記第１および第２のフィールドメモリ
   にそれぞれ書き込み、同一の水平期間中に与えられるＹ
   、Ｂ−Ｙを互いに対応するアドレスで前記第１および第
   ２のフィールドメモリにそれぞれ書き込むための書込制
   御手段と、１水平期間中に１水平ライン分の（Ｙ）ｉ、
   （Ｒ−Ｙ）ｉを互いに対応するアドレスで前記第１およ
   び第２のフィールドメモリよりそれぞれ読み出し次の１
   水平期間を読出休止期間とし、次の１水平期間中に１水
   平ライン分の（Ｙ）ｉ＋１、（Ｂ−Ｙ）ｉ＋１を互いに
   対応するアドレスで前記第１および第２のフィールドメ
   モリよりそれぞれ読み出し、次の１水平期間を読出休止
   期間とする読出制御手段と、 一定の期間中に前記フレームメモリより読み出された１
   水平ライン分の（Ｙ）ｉ、（Ｒ−Ｙ）ｉ、（Ｙ）ｉ＋１
   、（Ｂ−Ｙ）ｉ＋１を入力し、１水平期間中に（Ｙ）ｉ
   、（Ｒ−Ｙ）ｉ、（Ｂ−Ｙ）ｉ＋１を時間を揃えて同時
   に変換前映像信号のサンプリングクロック周波数の１／
   ４のクロック周波数で出力し、次の１水平期間は出力休
   止期間とし、次の１水平期間中に（Ｙ）ｉ＋１、（Ｒ−
   Ｙ）ｉ、（Ｂ−Ｙ）ｉ＋１を時間を揃えて同時に変換前
   映像信号のサンプリングクロック周波数の１／４のクロ
   ック周波数で出力し、次の１水平期間を出力休止期間と
   する遅延手段と、 前記遅延手段より出力されるデータに対して所定の補間
   処理を施す補間手段と、 を具備することを特徴とする映像信号変換装置。
5. （５）前記読出制御手段は、任意の値に設定可能な初期
   値から開始して２水平期間毎に増分するロー・アドレス
   を発生するロー・アドレス発生手段と；任意の値に設定
   可能な初期値から開始して一定の周期で増分するカラム
   ・アドレスを１水平期間中に２度発生するカラム・アド
   レス発生手段とを備えることを特徴とする請求項４に記
   載の映像信号変換装置。
6. （６）前記書込制御手段は、一定の初期値から開始して
   一定の周期で増分するロー・アドレスを発生するロー・
   アドレス発生手段と；一定の初期値から開始して一定の
   周期で増分するカラム・アドレスを１水平期間中に２度
   発生するカラム・アドレス発生手段とを備えることを特
   徴とする請求項１または４に記載の映像信号変換装置。