JPH032340B2 - - Google Patents
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- JPH032340B2 JPH032340B2 JP56178193A JP17819381A JPH032340B2 JP H032340 B2 JPH032340 B2 JP H032340B2 JP 56178193 A JP56178193 A JP 56178193A JP 17819381 A JP17819381 A JP 17819381A JP H032340 B2 JPH032340 B2 JP H032340B2
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- gate electrode
- electrode
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/061—Manufacture or treatment of FETs having Schottky gates
- H10D30/0612—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs
- H10D30/0614—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs using processes wherein the final gate is made after the completion of the source and drain regions, e.g. gate-last processes using dummy gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
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- H10D30/061—Manufacture or treatment of FETs having Schottky gates
- H10D30/0612—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs
- H10D30/0616—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs using processes wherein the final gate is made before the completion of the source and drain regions, e.g. gate-first processes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/213—Channel regions of field-effect devices
- H10D62/221—Channel regions of field-effect devices of FETs
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明はマイクロ波特性が良好なシヨツトキゲ
ート電界効果トランジスタの製造方法に関するも
のである。
ート電界効果トランジスタの製造方法に関するも
のである。
本発明は、材料については何ら制限されるもの
ではなく、Siなどの単元素半導体あるいは化合物
半導体など広く一般の半導体材料に適用できるも
のであるが、以下半導体材料として動作速度の大
きい利点をもつ化合物半導体のうちGaAsを例に
とつて説明を行う。
ではなく、Siなどの単元素半導体あるいは化合物
半導体など広く一般の半導体材料に適用できるも
のであるが、以下半導体材料として動作速度の大
きい利点をもつ化合物半導体のうちGaAsを例に
とつて説明を行う。
従来のシヨツトキゲート電界効果トランジスタ
の一般的な構造は、第１図の断面図に例示するよ
うに、GaAsなどの半絶縁性半導体基板１１の表
面にエピタキシヤル成長やイオン注入によつて一
様な厚さのｎ型動作層１２を形成したのち、この
動作層の表面に金属を蒸着させる方法等によりソ
ース電極１３、トレイン電極１４及びシヨツトキ
ゲート電極１５を形成したものである。このよう
な従来構造のシヨツトキゲート電界効果トランジ
スタにおいては、ゲート・ソース間抵抗が大きい
と、このトランジスタのマイクロ波特性、特に雑
音特性が劣化することが知られている。マイクロ
波特性を改良するにはゲート・ソース間抵抗を下
げることが必要であり、この目的を達成するには
動作層１２のキヤリア濃度を高めるか又は動作層
を厚くすることが必要であるが、いずれの方法に
おいてもピンチオフ電圧が過大になるという問題
を生ずる。また、キヤリア濃度を高めた場合には
ゲートの耐圧が小さくなるという問題がさらに生
ずる。
の一般的な構造は、第１図の断面図に例示するよ
うに、GaAsなどの半絶縁性半導体基板１１の表
面にエピタキシヤル成長やイオン注入によつて一
様な厚さのｎ型動作層１２を形成したのち、この
動作層の表面に金属を蒸着させる方法等によりソ
ース電極１３、トレイン電極１４及びシヨツトキ
ゲート電極１５を形成したものである。このよう
な従来構造のシヨツトキゲート電界効果トランジ
スタにおいては、ゲート・ソース間抵抗が大きい
と、このトランジスタのマイクロ波特性、特に雑
音特性が劣化することが知られている。マイクロ
波特性を改良するにはゲート・ソース間抵抗を下
げることが必要であり、この目的を達成するには
動作層１２のキヤリア濃度を高めるか又は動作層
を厚くすることが必要であるが、いずれの方法に
おいてもピンチオフ電圧が過大になるという問題
を生ずる。また、キヤリア濃度を高めた場合には
ゲートの耐圧が小さくなるという問題がさらに生
ずる。
このような問題を解決するため、第２図に例示
するように、ピンチオフ電圧を支配するゲート直
下の動作層１２′の厚みを所望値に保つたまま、
ソース電極近傍の動作層１２″の厚みを大きくす
る構造が提案されている。この構造は、まずソー
ス電極１３及びドレイン電極１４直下の厚みに相
当する一様な厚みの動作層を形成したのち、ゲー
ト電極１５の直下となるべき箇所１２′のみをエ
ツチング等により薄くしたのち、各電極１３，１
４及び１５を形成している。
するように、ピンチオフ電圧を支配するゲート直
下の動作層１２′の厚みを所望値に保つたまま、
ソース電極近傍の動作層１２″の厚みを大きくす
る構造が提案されている。この構造は、まずソー
ス電極１３及びドレイン電極１４直下の厚みに相
当する一様な厚みの動作層を形成したのち、ゲー
ト電極１５の直下となるべき箇所１２′のみをエ
ツチング等により薄くしたのち、各電極１３，１
４及び１５を形成している。
しかしながらこのような構造では、動作層表面
が平坦でないから電極形成のための微細なホトリ
ソグラフイ等が困難であるばかりでなく、動作層
のエツチング制御に極めて厳しい精度が要求され
るために歩留りが低くなつてしまう欠点がある。
が平坦でないから電極形成のための微細なホトリ
ソグラフイ等が困難であるばかりでなく、動作層
のエツチング制御に極めて厳しい精度が要求され
るために歩留りが低くなつてしまう欠点がある。
すなわち、MESFETの高周波特性を向上させ
るためには、ゲート長を極力小さくする必要があ
り、そのために素子製作上極めて微細な精密加工
が要求される。しかし、従来の製造方法において
は、ゲート電極１５のパターンをレジストに形成
する際に、そのゲートパターンの極く近傍にソー
ス電極１３およびドレイン電極１４による段差
が、動作領域１２の段差に加えて存在するため、
平坦面におけるときよりもフオトレジストパター
ンの解像度が低下し、1μｍ程度の短いゲートパ
ターンを確実に形成することが困難であつた。特
GaAs等の化合物半導体では、ゲート電極１５を
形成する前にソース電極１３およびドレイン電極
１４の合金処理を行なつて、その接触抵抗の低下
を図ることが一般に行なわれているが、接触抵抗
を充分小さくしようとして充分な高温で、しかも
長時間の合金処理を行なうソース、ドレイン電極
金属の凝集がおこり、著しく大きな段差が生じ易
く、このことも、ゲート用フオトレジストパター
ンの解像度を悪化させる原因になつている。
るためには、ゲート長を極力小さくする必要があ
り、そのために素子製作上極めて微細な精密加工
が要求される。しかし、従来の製造方法において
は、ゲート電極１５のパターンをレジストに形成
する際に、そのゲートパターンの極く近傍にソー
ス電極１３およびドレイン電極１４による段差
が、動作領域１２の段差に加えて存在するため、
平坦面におけるときよりもフオトレジストパター
ンの解像度が低下し、1μｍ程度の短いゲートパ
ターンを確実に形成することが困難であつた。特
GaAs等の化合物半導体では、ゲート電極１５を
形成する前にソース電極１３およびドレイン電極
１４の合金処理を行なつて、その接触抵抗の低下
を図ることが一般に行なわれているが、接触抵抗
を充分小さくしようとして充分な高温で、しかも
長時間の合金処理を行なうソース、ドレイン電極
金属の凝集がおこり、著しく大きな段差が生じ易
く、このことも、ゲート用フオトレジストパター
ンの解像度を悪化させる原因になつている。
また、ゲート電極１５は既に形成されているソ
ース電極１３とドレイン電極１４の中間に±0.2μ
ｍ以下の位置精度で形成する必要がある。さらに
ソース電極１３とゲート電極１５の間隔は、
MESFETの電気的特性にあつて、ソースゲート
間の寄生抵抗寄生容量に直接影響するので、両電
極間の距離はできる限り小さく、かつ高精度に制
御する必要があり、上述の位置精度は、この電極
間距離の点でも必要となる。しかしこの様な微細
パターンを高精度で形成することは、従来の技術
では極めて困難であり、従つて製造歩留りが著し
く低いという問題点があつた。
ース電極１３とドレイン電極１４の中間に±0.2μ
ｍ以下の位置精度で形成する必要がある。さらに
ソース電極１３とゲート電極１５の間隔は、
MESFETの電気的特性にあつて、ソースゲート
間の寄生抵抗寄生容量に直接影響するので、両電
極間の距離はできる限り小さく、かつ高精度に制
御する必要があり、上述の位置精度は、この電極
間距離の点でも必要となる。しかしこの様な微細
パターンを高精度で形成することは、従来の技術
では極めて困難であり、従つて製造歩留りが著し
く低いという問題点があつた。
本発明は上述した従来の問題点に鑑みてなされ
たものであり、その目的とするところは、マイク
ロ波特性及び歩留りが良好なシヨツトキゲート電
界効果トランジスタを提供することにある。
たものであり、その目的とするところは、マイク
ロ波特性及び歩留りが良好なシヨツトキゲート電
界効果トランジスタを提供することにある。
以下本発明の詳細を実施例によつて説明する。
第３図Ａ及び第３図Ｂは本発明の一実施例によ
り製造される。のシヨツトキゲート電界効果トラ
ンジスタの断面図であり、２１はGaAsなどの半
絶縁性半導体基板、２２はｎ型動作層、２３はソ
ース電極、２４はドレイン電極、２５は高耐熱性
シヨツトキゲート電極、２６はゲート電極自身か
らなる絶縁性化合物膜である。本発明の電界効果
トランジスタは第３図Ａ及び第３図Ｂに例示する
ように、動作層表面が平坦でかつソース・ドレイ
ン間の動作層２２″の厚さをゲート直下の動作層
２２′の厚さよりも大きくした構造でかつソー
ス・ドレイン間の動作層２２″がゲート電極２５
をマスクとして形成され、加えてソース電極ドレ
イン電極が絶縁性化合物膜２６を介して形成され
るいわゆるセルフアライメント方法を用いる。こ
のためソース電極２３、ドレイン電極２４、ゲー
ト電極２５と第２の動作層部分２２″の位置関係
が自動的に決定される。このことから本発明によ
れば、製造工程が簡便になり歩留りが向上すると
同時に微細な加工が可能になる等の利点を有す
る。
り製造される。のシヨツトキゲート電界効果トラ
ンジスタの断面図であり、２１はGaAsなどの半
絶縁性半導体基板、２２はｎ型動作層、２３はソ
ース電極、２４はドレイン電極、２５は高耐熱性
シヨツトキゲート電極、２６はゲート電極自身か
らなる絶縁性化合物膜である。本発明の電界効果
トランジスタは第３図Ａ及び第３図Ｂに例示する
ように、動作層表面が平坦でかつソース・ドレイ
ン間の動作層２２″の厚さをゲート直下の動作層
２２′の厚さよりも大きくした構造でかつソー
ス・ドレイン間の動作層２２″がゲート電極２５
をマスクとして形成され、加えてソース電極ドレ
イン電極が絶縁性化合物膜２６を介して形成され
るいわゆるセルフアライメント方法を用いる。こ
のためソース電極２３、ドレイン電極２４、ゲー
ト電極２５と第２の動作層部分２２″の位置関係
が自動的に決定される。このことから本発明によ
れば、製造工程が簡便になり歩留りが向上すると
同時に微細な加工が可能になる等の利点を有す
る。
第４図は、第３図Ａの電界効果トランジスタの
製造方法の一例を示す断面図である。
製造方法の一例を示す断面図である。
まず第４図Ａに示すように、CaAsの半絶縁性
基板２１の表面に 28Si+のイオンを注入して一様
な厚みの動作層２２′を形成する。この動作層の
厚み及びキヤリア濃度は所望のピンチオフ電圧を
実現する値に選択される。例えば、ピンチオフ電
圧0.2Vを実現するために、キヤリア濃度1017cm-3
程度、厚み0.1μｍ程度の動作層を形成する必要が
あり、イオン注入の条件として、注入エネルギ
120KeV、注入量２×1012ドーズ／cm2（ただし活
性率を100％とする。）が選択される。このような
条件のもとに得られるキヤリア濃度分布の理論値
を第５図の一点鎖線３１で示す。
基板２１の表面に 28Si+のイオンを注入して一様
な厚みの動作層２２′を形成する。この動作層の
厚み及びキヤリア濃度は所望のピンチオフ電圧を
実現する値に選択される。例えば、ピンチオフ電
圧0.2Vを実現するために、キヤリア濃度1017cm-3
程度、厚み0.1μｍ程度の動作層を形成する必要が
あり、イオン注入の条件として、注入エネルギ
120KeV、注入量２×1012ドーズ／cm2（ただし活
性率を100％とする。）が選択される。このような
条件のもとに得られるキヤリア濃度分布の理論値
を第５図の一点鎖線３１で示す。
第４図Ｂに例示するように、一様な厚みの動作
層２２′を形成したのち、その上に高耐熱性金属
からなるゲート電極２５を形成する。このゲート
電極２５をマスクとして用いて２回目のイオン注
入を行い、マスクされない箇所に新たな動作層２
２″を形成する。２回目のイオン注入の条件とし
ては、１回目よりも深く注入するために注入エネ
ルギが１回目のものよりも大きく、かつ注入量は
最終ピークキヤリア濃度が１回目のピークキヤリ
ア濃度に比べて過大にならないような値に選択さ
れる。これはゲートに印加される電圧によつて絶
縁破壊が生じないようにするためである。このよ
うな注入条件の一例として、注入エネルギを
400KeV、注入量を3.9×1012ドーズ／cm2の値に選
択した場合のキヤリア密度分布の理論値を第５図
の点線３２で例示する。動作層２２内のマスクさ
れない部分２２″の濃度は１回目のイオン注入に
よる濃度に２回目のイオン注入による濃度を加算
した値となり、その分布は第５図の実線３３で例
示される。第６図から明らかなように、ソース電
極２３近傍の動作層２２″内のキヤリア総数はゲ
ート電極２５の直下の動作層２２′内のキヤリア
総数に比べて約３倍大きく、そのため、ゲート・
ソース間抵抗は動作層２２′が一様に形成される
場合に比べて約３分の１に低下する。一方、動作
層２２″内の最大キヤリア濃度は動作層２２′内の
値に比べて約13％増加しただけであるから、これ
に伴なうゲートの逆耐圧の増加およびゲートキヤ
パシタンスの増加は極めてわずかな量にとどま
る。
層２２′を形成したのち、その上に高耐熱性金属
からなるゲート電極２５を形成する。このゲート
電極２５をマスクとして用いて２回目のイオン注
入を行い、マスクされない箇所に新たな動作層２
２″を形成する。２回目のイオン注入の条件とし
ては、１回目よりも深く注入するために注入エネ
ルギが１回目のものよりも大きく、かつ注入量は
最終ピークキヤリア濃度が１回目のピークキヤリ
ア濃度に比べて過大にならないような値に選択さ
れる。これはゲートに印加される電圧によつて絶
縁破壊が生じないようにするためである。このよ
うな注入条件の一例として、注入エネルギを
400KeV、注入量を3.9×1012ドーズ／cm2の値に選
択した場合のキヤリア密度分布の理論値を第５図
の点線３２で例示する。動作層２２内のマスクさ
れない部分２２″の濃度は１回目のイオン注入に
よる濃度に２回目のイオン注入による濃度を加算
した値となり、その分布は第５図の実線３３で例
示される。第６図から明らかなように、ソース電
極２３近傍の動作層２２″内のキヤリア総数はゲ
ート電極２５の直下の動作層２２′内のキヤリア
総数に比べて約３倍大きく、そのため、ゲート・
ソース間抵抗は動作層２２′が一様に形成される
場合に比べて約３分の１に低下する。一方、動作
層２２″内の最大キヤリア濃度は動作層２２′内の
値に比べて約13％増加しただけであるから、これ
に伴なうゲートの逆耐圧の増加およびゲートキヤ
パシタンスの増加は極めてわずかな量にとどま
る。
本実施例ではゲート電極２５としてTi−Ｗ合
金を用いた。スパツタ法で厚さ1.2μｍのTi−Ｗ膜
を形成し、その上に形成したレジストパターンを
マスクとしてCF4／O2（５％）混合ガスでプラズ
マエツチングすることにより第４図Ｂに示すゲー
ト電極２５を得た。こうして、同電極をマスクと
してイオン注入により第２の動作層２２″を形成
した後はアニールにより注入元素の活性化を行な
う。
金を用いた。スパツタ法で厚さ1.2μｍのTi−Ｗ膜
を形成し、その上に形成したレジストパターンを
マスクとしてCF4／O2（５％）混合ガスでプラズ
マエツチングすることにより第４図Ｂに示すゲー
ト電極２５を得た。こうして、同電極をマスクと
してイオン注入により第２の動作層２２″を形成
した後はアニールにより注入元素の活性化を行な
う。
次いで第４図Ｃに例示するように、ゲート電極
２５の全表面にゲート金属自身を母材とする絶縁
性化合物膜２６を形成する。本実施例ではプラズ
マ陽極酸化によりゲート電極自身の絶縁化を生ぜ
しめ2000Åの厚さの絶縁性化合物膜を形成した。
この時半導体基板自身も酸化されるがGaAsの酸
化物膜をゲート電極上の絶縁性化合物膜２６に対
して選択的に除去することは容易である。
２５の全表面にゲート金属自身を母材とする絶縁
性化合物膜２６を形成する。本実施例ではプラズ
マ陽極酸化によりゲート電極自身の絶縁化を生ぜ
しめ2000Åの厚さの絶縁性化合物膜を形成した。
この時半導体基板自身も酸化されるがGaAsの酸
化物膜をゲート電極上の絶縁性化合物膜２６に対
して選択的に除去することは容易である。
この後続いて第４図Ｄに示すように動作層２２
上に真空蒸着法等によりオーミツク金属膜を形成
し、ソース電極２３、ドレイン電極２４を形成す
る。以上で製造プロセスを終了する。なお、第３
図Ｂの電界効果トランジスタは、上記製造プロセ
スにおいて、ソース電極２３およびドレイン電極
２４の形成前に、ゲート電極２５の上部に形成さ
れた絶縁性化合物膜２６を除去したものである。
上に真空蒸着法等によりオーミツク金属膜を形成
し、ソース電極２３、ドレイン電極２４を形成す
る。以上で製造プロセスを終了する。なお、第３
図Ｂの電界効果トランジスタは、上記製造プロセ
スにおいて、ソース電極２３およびドレイン電極
２４の形成前に、ゲート電極２５の上部に形成さ
れた絶縁性化合物膜２６を除去したものである。
ここで第４図Ｂの工程で第２の動作層２２″を
イオン注入した後、さらに表面近傍にのみ1018／
cm3程度の高濃度層いわゆるn+層を形成すること
もできる。これはソース電極、ドレイン電極のオ
ーミツク特性を改善するためには有効な手段であ
ることを付言する。
イオン注入した後、さらに表面近傍にのみ1018／
cm3程度の高濃度層いわゆるn+層を形成すること
もできる。これはソース電極、ドレイン電極のオ
ーミツク特性を改善するためには有効な手段であ
ることを付言する。
また、ゲート電極２５はイオン注入や熱拡散の
マスクの役割を果たし、かつアニール等の高温プ
ロセスに耐性を有すれば本発明の要求を満たす。
このため材料としてはTi−Ｗ合金に何ら限定さ
れるものでなく800℃程度の温度でも半導体と不
必要な反応を生じない耐熱性の優れた材料であれ
ば良く他にTa、Nb、Ｖ、Mo等の金属が適用で
きる。ゲート電極の表面絶縁化については、本実
施例で示したプラズマ酸化に限定されるものでな
く陽極酸化法、熱酸化法等による酸化膜形成ある
いはプラズマ窒化等の窒化物膜の形成も可能であ
る。
マスクの役割を果たし、かつアニール等の高温プ
ロセスに耐性を有すれば本発明の要求を満たす。
このため材料としてはTi−Ｗ合金に何ら限定さ
れるものでなく800℃程度の温度でも半導体と不
必要な反応を生じない耐熱性の優れた材料であれ
ば良く他にTa、Nb、Ｖ、Mo等の金属が適用で
きる。ゲート電極の表面絶縁化については、本実
施例で示したプラズマ酸化に限定されるものでな
く陽極酸化法、熱酸化法等による酸化膜形成ある
いはプラズマ窒化等の窒化物膜の形成も可能であ
る。
以上第３図Ａ及び第３図Ｂに例示した構造の電
界効果トランジスタをイオン注入法により製造す
る例を説明したが、これを熱拡散法により製造す
ることもできる。すなわち、まず拡散定数の小さ
なドーパントを基板表面に接触させて熱拡散を行
なうことにより、第４図Ａの動作層２２′に相当
する浅い拡散層を形成する。次にゲート電極２５
を形成し、このゲート電極２５を遮蔽物としてゲ
ート直下の領域以外の箇所に拡散定数の大きなド
ーパントを接触させて熱拡散を行なうことによ
り、第４図Ｂの動作層２２″に相当する浅い拡散
層と深い拡散層から成る混成拡散層を形成し、最
後に電極２３，２４を前記実施例に準じて形成す
ればよい。
界効果トランジスタをイオン注入法により製造す
る例を説明したが、これを熱拡散法により製造す
ることもできる。すなわち、まず拡散定数の小さ
なドーパントを基板表面に接触させて熱拡散を行
なうことにより、第４図Ａの動作層２２′に相当
する浅い拡散層を形成する。次にゲート電極２５
を形成し、このゲート電極２５を遮蔽物としてゲ
ート直下の領域以外の箇所に拡散定数の大きなド
ーパントを接触させて熱拡散を行なうことによ
り、第４図Ｂの動作層２２″に相当する浅い拡散
層と深い拡散層から成る混成拡散層を形成し、最
後に電極２３，２４を前記実施例に準じて形成す
ればよい。
第３図Ａ及び第３図Ｂにおける動作層２２′の
長さが短いほど、ゲート・ソース間の直列抵抗が
小さくなつて特性上有利となる。ただしこの長さ
を短かくすることは、第４図に例示した製造方法
においてゲート電極２５のゲート長を短かくする
ことが困難である等の微細加工技術の限界によつ
てのみ制限されるだけである。
長さが短いほど、ゲート・ソース間の直列抵抗が
小さくなつて特性上有利となる。ただしこの長さ
を短かくすることは、第４図に例示した製造方法
においてゲート電極２５のゲート長を短かくする
ことが困難である等の微細加工技術の限界によつ
てのみ制限されるだけである。
次に、動作層２２′の長さとゲート電極２５の
長さの関係を説明すれば、動作層２２′が比較的
厚いノーマリオン型においては、動作層２２′の
長さがゲート電極２５の長さより多少長くても実
用上十分な特性が得られる。これは、動作層２
２′が比較的厚いため表面から素子内部に拡がつ
ている空乏層の厚みが動作層２２′の全厚みを占
めず、従つて動作層２２′のゲート直下を除く部
分がゲート・ソース間抵抗を極端に増大させるよ
うな問題を生じないからである。これに対して、
表面からの空乏層厚みが動作層２２′の層厚みの
全体を占めるようなノーマリオフ型においては、
第３図Ａ及び第３図Ｂに例示するように動作層２
２′の長さが電極２５の長さよりも大であれば、
動作層２２′のゲート直下を除く部分において空
乏層が厚み方向一杯に形成され、この結果ゲー
ト・ソース間抵抗が著じるしく大となり、極端な
場合電流が完全に阻止されるという問題が生ず
る。
長さの関係を説明すれば、動作層２２′が比較的
厚いノーマリオン型においては、動作層２２′の
長さがゲート電極２５の長さより多少長くても実
用上十分な特性が得られる。これは、動作層２
２′が比較的厚いため表面から素子内部に拡がつ
ている空乏層の厚みが動作層２２′の全厚みを占
めず、従つて動作層２２′のゲート直下を除く部
分がゲート・ソース間抵抗を極端に増大させるよ
うな問題を生じないからである。これに対して、
表面からの空乏層厚みが動作層２２′の層厚みの
全体を占めるようなノーマリオフ型においては、
第３図Ａ及び第３図Ｂに例示するように動作層２
２′の長さが電極２５の長さよりも大であれば、
動作層２２′のゲート直下を除く部分において空
乏層が厚み方向一杯に形成され、この結果ゲー
ト・ソース間抵抗が著じるしく大となり、極端な
場合電流が完全に阻止されるという問題が生ず
る。
したがつて、ノーマリオフ型においてゲート・
ソース間抵抗を小さくするという点に関しては、
ゲート電極２５の長さが動作層２２′よりも大き
いことが望ましい。しかしながら、ゲート電極２
５と動作層２２″との重なり部分、すなわちゲー
ト電極２５において、動作層２２′よりも長さが
過大となる部分が存在すると、ゲート耐圧が下が
り、しかもゲート容量が増大するという問題が生
じる。
ソース間抵抗を小さくするという点に関しては、
ゲート電極２５の長さが動作層２２′よりも大き
いことが望ましい。しかしながら、ゲート電極２
５と動作層２２″との重なり部分、すなわちゲー
ト電極２５において、動作層２２′よりも長さが
過大となる部分が存在すると、ゲート耐圧が下が
り、しかもゲート容量が増大するという問題が生
じる。
そこで、ゲート電極２５と動作層２２″とが接
しない範囲において、可能な限りゲート電極２５
の長さと動作層２２′の長さを等しく形成するこ
とが理想的である。本実施例の電界効果トランジ
スタは第３図ＡおよびＢに示すように、ゲート電
極２５の側面にゲート電極材料自身を母材として
形成された厚さ2000Å程度の薄い絶縁性化合物膜
２６の真下に、動作層２２′と２２″との境界部が
きているので、上述の理想的な構造をほぼ満足し
ている。
しない範囲において、可能な限りゲート電極２５
の長さと動作層２２′の長さを等しく形成するこ
とが理想的である。本実施例の電界効果トランジ
スタは第３図ＡおよびＢに示すように、ゲート電
極２５の側面にゲート電極材料自身を母材として
形成された厚さ2000Å程度の薄い絶縁性化合物膜
２６の真下に、動作層２２′と２２″との境界部が
きているので、上述の理想的な構造をほぼ満足し
ている。
本発明においてはゲート電極２５を用いてセル
フアラインにより２２′の長さと、ゲート電極２
５の長さが等しく、かつ同一位置に形成されるた
め、ノーマリオフ型の特性が著しく向上するもの
である。
フアラインにより２２′の長さと、ゲート電極２
５の長さが等しく、かつ同一位置に形成されるた
め、ノーマリオフ型の特性が著しく向上するもの
である。
以上の実施例では半導体結晶としてGaAsを使
用する場合を例示したが、必要に応じてInPその
他の−族化合物半導体やSi等任意の半導体を
使用することができる。
用する場合を例示したが、必要に応じてInPその
他の−族化合物半導体やSi等任意の半導体を
使用することができる。
以上詳細に説明したように、本発明の製造方法
によれば、ゲート直下の動作層の厚みを所望値に
保つたまま、ソース・ドレイン電極下の動作層の
厚みを大きくすることができ、しかも、そのソー
ス・ドレイン電極下の厚い動作層をゲート電極に
接しない範囲において高精度に近接させることが
できる。したがつて、本発明によれば、ゲート逆
耐圧が高く、しかもゲートソース間抵抗の小さい
シヨツトキゲート電界効果トランジスタ、すなわ
ち、良好な高周波特性を有するシヨツトキゲート
電界効果トランジスタを歩留まりよく、しかも簡
便な工程で実現することができる。
によれば、ゲート直下の動作層の厚みを所望値に
保つたまま、ソース・ドレイン電極下の動作層の
厚みを大きくすることができ、しかも、そのソー
ス・ドレイン電極下の厚い動作層をゲート電極に
接しない範囲において高精度に近接させることが
できる。したがつて、本発明によれば、ゲート逆
耐圧が高く、しかもゲートソース間抵抗の小さい
シヨツトキゲート電界効果トランジスタ、すなわ
ち、良好な高周波特性を有するシヨツトキゲート
電界効果トランジスタを歩留まりよく、しかも簡
便な工程で実現することができる。
第１図、第２図は従来例の断面図、第３図Ａ及
び第３図Ｂは本発明の一実施例の断面図、第４図
Ａ〜Ｄはそれぞれ第３図Ａ及び第３図Ｂの電界効
果トランジスタの製造方法の一例を示す断面図、
第５図は第３図Ａの電界効果トランジスタの動作
層内のキヤリア濃度分布図である。 ２１……半絶縁性半導体基板、２２……動作
層、２２′……動作層の第１の部分、２２″……動
作層の第２の部分、２３……ソース電極、２４…
…ドレイン電極、２５……ゲート電極、２７……
無機化合物膜、２６……絶縁性化合物膜。
び第３図Ｂは本発明の一実施例の断面図、第４図
Ａ〜Ｄはそれぞれ第３図Ａ及び第３図Ｂの電界効
果トランジスタの製造方法の一例を示す断面図、
第５図は第３図Ａの電界効果トランジスタの動作
層内のキヤリア濃度分布図である。 ２１……半絶縁性半導体基板、２２……動作
層、２２′……動作層の第１の部分、２２″……動
作層の第２の部分、２３……ソース電極、２４…
…ドレイン電極、２５……ゲート電極、２７……
無機化合物膜、２６……絶縁性化合物膜。
Claims (1)
- 【特許請求の範囲】 １ 半絶縁性半導体基板の表層部に不純物をドー
プして所定のピンチオフ電圧を与える厚みを有す
る第１動作層を形成する工程と、 前記第１動作層が形成された前記半絶縁性半導
体基板の表面上に高耐熱性金属から成るシヨツト
キゲート電極を形成する工程と、 前記シヨツトキゲート電極をマスクとして前記
半絶縁性半導体基板の表層部に不純物をドープし
て前記第１動作層よりも厚く不純物濃度がほぼ等
しい第２動作層を形成する工程と、 前記シヨツトキゲート電極の少なくとも側面に
シヨツトキゲート電極自身の絶縁性化合物膜を形
成する工程と、 側面に絶縁性化合物膜を有する前記シヨツトキ
ゲート電極をマスクとしてオーミツク金属を前記
動作層上に堆積してソース電極およびドレイン電
極を形成する工程と を備えたシヨツトキゲート電界効果トランジスタ
の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56178193A JPS5879768A (ja) | 1981-11-05 | 1981-11-05 | ショットキゲート電界効果トランジスタの製造方法 |
| DE8282300499T DE3273695D1 (en) | 1981-01-29 | 1982-01-29 | A schottky-barrier gate field effect transistor and a process for the production of the same |
| EP82300499A EP0057605B1 (en) | 1981-01-29 | 1982-01-29 | A schottky-barrier gate field effect transistor and a process for the production of the same |
| US06/361,070 US4601095A (en) | 1981-10-27 | 1982-03-23 | Process for fabricating a Schottky-barrier gate field effect transistor |
| CA000401059A CA1184320A (en) | 1981-10-27 | 1982-04-15 | Schottky-barrier gate field effect transistor and a process for the production of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56178193A JPS5879768A (ja) | 1981-11-05 | 1981-11-05 | ショットキゲート電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5879768A JPS5879768A (ja) | 1983-05-13 |
| JPH032340B2 true JPH032340B2 (ja) | 1991-01-14 |
Family
ID=16044212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56178193A Granted JPS5879768A (ja) | 1981-01-29 | 1981-11-05 | ショットキゲート電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5879768A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5643768A (en) * | 1979-09-17 | 1981-04-22 | Matsushita Electric Ind Co Ltd | Fet transistor and method of producing the same |
-
1981
- 1981-11-05 JP JP56178193A patent/JPS5879768A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5879768A (ja) | 1983-05-13 |
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