JPH0359578B2 - - Google Patents

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JPH0359578B2
JPH0359578B2 JP56172502A JP17250281A JPH0359578B2 JP H0359578 B2 JPH0359578 B2 JP H0359578B2 JP 56172502 A JP56172502 A JP 56172502A JP 17250281 A JP17250281 A JP 17250281A JP H0359578 B2 JPH0359578 B2 JP H0359578B2
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JP
Japan
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active layer
electrode
pattern
gate
insulating film
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Kenichi Kikuchi
Hideki Hayashi
Toshiki Ehata
Michitomo Iiyama
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Sumitomo Electric Industries Ltd
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Sumitomo Electric Industries Ltd
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Publication date
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Priority to CA000401059A priority patent/CA1184320A/en
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Description

【発明の詳細な説明】 本発明はマイクロ波特性が良好でしかも製造が
容易なシヨツトキゲート電界効果トランジスタに
関するものである。
本発明は、材料については何ら制限されるもの
ではなく、Siなどの単元素半導体あるいは化合物
半導体など広く一般の半導体材料に適用できるも
のであるが、以下半導体材料として動作速度の大
きい利点をもつ化合物半導体のうちGaAsを例に
とつて説明を行う。
従来のシヨツトキゲート電界効果トランジスタ
の一般的な構造は、第１図の断面図に例示するよ
うに、GaAsなどの半絶縁性半導体基板１１の表
面にエピタキシヤル成長やイオン注入によつて一
様な厚さのｎ型動作層１２を形成したのち、この
動作層の表面に金属を蒸着させる方法等によりソ
ース電極１３、ドレイン電極１４及びシヨツトキ
ゲート電極１５を形成したものである。このよう
な従来構造のシヨツトキゲート電界効果トランジ
スタにおいては、ゲート・ソース間抵抗が大きい
と、このトランジスタのマイクロ波特性、特に雑
音特性が劣化することが知られている。マイクロ
波特性を改良するにはゲート・ソース間抵抗を下
げることが必要であり、この目的を達成するには
動作層１２のキヤリア濃度を高めるか又は動作層
を厚くすることが必要であるが、いずれの方法に
おいてもピンチオフ電圧が過大になるという問題
を生ずる。また、キヤリア濃度を高めた場合には
ゲートの耐圧が小さくなるという問題がさらに生
ずる。
このような問題を解決するため、第２図に例示
するように、ピンチオフ電圧を支配するゲート直
下の動作層１２′の厚みを所望値に保つたまま、
ソース電極近傍の動作層１２″の厚みを大きくす
る構造が提案されている。この構造は、まずソー
ス電極１３及びドレイン電極１４直下の厚みに相
当する一様な厚みの動作層を形成したのち、ゲー
ト電極１５の直下となるべき箇所１２′のみをエ
ツチング等により薄くしたのち、各電極１３，１
４及び１５を形成している。
しかしながらこのような構造では、動作層表面
が平坦でないから電極形成のための微細なホトリ
ソグラフイ等が困難であるばかりでなく、動作層
のエツチング制御に極めて厳しい精度が要求され
るために歩留りが低くなつてしまう欠点がある。
すなわち、MESFETの高周波特性を向上させ
るためには、ゲート長を極力小さくする必要があ
りそのために素子製作上極めて微細な精密加工が
要求される。しかし、従来の製造方法において
は、ゲート電極１５のパターンをレジストに形成
する際に、そのゲートパターンの極く近傍にソー
ス電極１３およびドレイン電極１４による段差
が、動作領域１２の段差に加えて存在するため、
平坦面におけるときよりもフオトレジストパター
ンの解像度が低下し、1μｍ程度の短いゲートパ
ターンを確実に形成することが困難であつた。特
にGaAs等の化合物半導体では、ゲート電極１５
を形成する前にソース電極１３およびドレイン電
極１４の合金処理を行なつて、その接触抵抗の低
下を図ることが一般に行なわれているが、接触抵
抗を充分小さくしようとして充分な高温で、しか
も長時間の合金処理を行なうとソース、ドレイン
電極金属の凝集がおこり、著しく大きな段差が生
じ易く、このことも、ゲート用フオトレジストパ
ターンの解像度を悪化させる原因になつている。
また、ゲート電極１５は既に形成されているソ
ース電極１３とドレイン電極１４の中間に±0.2μ
ｍ以下の位置精度で形成する必要がある。さらに
ソース電極１３とゲート電極１５の間隔は、
MESFETの電気的特性にあつて、ソースゲート
間の寄生抵抗、寄生容量に直接影響するので、両
電極間の距離はできる限り小さく、かつ高精度に
制御する必要があり、上述の位置精度は、この電
極間距離の点でも必要となる。しかしこの様な微
細パターンを高精度で形成することは、従来の技
術では極めて困難であり、従つて製造歩留りが著
しく低いという問題点があつた。
本発明は上述した従来の問題点に鑑みてなされ
たものであり、その目的とするところは、マイク
ロ波特性及び歩留りが良好なシヨツトキゲート電
界効果トランジスタを提供することにある。
以下本発明の詳細を実施例によつて説明する。
第３図は本発明の一実施例のシヨツトキゲート
電界効果トランジスタの断面図であり、２１は
GaAsなどの半絶縁性半導体基板、２２はｎ型動
作層、２３はソース電極、２４はドレイン電極、
２５はシヨツトキゲート電極である。２６は絶縁
膜である。本発明の電界効果トランジスタは第３
図に例示するように、動作層表面が平坦でかつソ
ース・ドレイン間の動作層２２″の厚さをゲート
直下の動作層２２′の厚さよりも大きくした構造
でかつソース・ドレイン間の動作層２２″とゲー
ト電極２５とが同一の絶縁材料からなるパターン
を基に形成されるいわゆるセルフアライメント方
法を用いる。このためゲート電極２５と第２の動
作層部分２２″の位置関係が自動的に決定される。
このことから本発明によれば、製造工程が簡便に
なり歩留りが向上すると同時に微細な加工が可能
になる等の利点を有する。
第４図は、第３図の電界効果トランジスタの製
造方法の一例を示す断面図である。
まず第４図Ａに示すように、GaAsの半絶縁性
基板２１の表面に 28Si+のイオンを注入して一様
な厚みの動作層２２′を形成する。この動作層の
厚み及びキヤリア濃度は所望のピンチオフ電圧を
実現する値に選択される。例えば、ピンチオフ電
圧0.2Vを実現するために、キヤリア濃度1017cm-3
程度、厚み0.1μｍ程度の動作層を形成する必要が
あり、イオン注入の条件として、注入エネルギ
120KeV、注入量２×1012ドーズ／cm2（ただし活
性率を100％とする。）が選択される。このような
条件のもとに得られるキヤリア濃度分布の理論値
を第５図の一点鎖線３１で示す。
第４図Ｂに例示するように、一様な厚みの動作
層２２′を形成したのち、その上に絶縁材料から
なるパターン２７を形成する。このパターン２７
をマスクとして用いて２回目のイオン注入を行
い、マスクされない箇所に新たな動作層２２″を
形成する。２回目のイオン注入の条件としては、
１回目よりも深く注入するために注入エネルギが
１回目のものよりも大きく、かつ注入量は最終ピ
ークキヤリア濃度が１回目のピークキヤリア濃度
に比べて過大にならないような値に選択される。
これはゲートに印加される電圧によつて絶縁破壊
が生じないようにするためである。このような注
入条件の一例として、注入エネルギを400KeV、
注入量を3.9×1012ドーズ／cm2の値に選択した場
合のキヤリア密度分布の理論値を第５図の点線３
２で例示する。動作層２２内のマスクされない部
分２２″の濃度は１回目のイオン注入による濃度
に２回目のイオン注入による濃度を加算した値と
なりその分布は第５図の実線３３で例示される。
第５図から明らかなように、ソース電極２３近
傍の動作層２２″内のキヤリア総数はゲート電極
２５の直下の動作層２２′内のキヤリア総数に比
べて約３倍大きく、そのため、ゲート・ソース間
抵抗は動作層２２″が一様に形成される場合に比
べて約３分の１に低下する。一方、動作層２２″
内の最大キヤリア濃度は動作層２２′内の値に比
べて約13％増加しただけであるから、これに伴な
うゲートの逆耐圧の増加は極めてわずかな量にと
どまる。
マスク用パターン２７としては、例えば酸化シ
リコン（SiO2）膜を用いることができる。
この一例として、通常のCVD法で厚さ1.2μｍ
のSiO2膜を形成し、その上に形成したレジスト
パターンをマスクとしてC3F8ガスでプラズマエ
ツチングすることにより第４図Ｂに示すパターン
２７を得た。ここでマスク用パターン２７はイオ
ン注入や熱拡散のマスクの役割を果たす材料でか
つ絶縁膜２６に対し選択的に除去できれば良く実
施例のSiO2に限定されるものではない。
一方、絶縁膜２６はアニール等の高温プロセス
に耐性を有すれば本発明の要素を満たす。このた
め材料としては窒化シリコンに何ら限定されるも
のでなく800℃程度の温度でも半導体と不必要な
反応を生じない耐熱性の優れた材料であれば良く
酸化アルミニウム窒化アルミニウム等の無機化合
物膜も可能である。有機樹脂膜についてもパター
ン２７以外の領域に形成できかつパターン２７及
びゲート電極と選択的に除去し得る材料であれば
良い。
次いで、試料全面に絶縁膜２６を設ける（第４
図Ｂ）。
この一例としては、試料全面にプラズマCVD
法により窒化シリコン（SiN）膜２６を0.2μｍの
厚さに堆積させた後アニールし、注入元素の活性
化を行なうことである。
この後、第４図Ｃに示すように、絶縁膜パター
ン２６を形成し、ソース電極２３、ドレイン電極
２４を形成する。一例としては、第４図Ｃのよう
にSiO2膜２７を緩衝フツ酸溶液で除去しSiO2膜
２７と反転したSiN膜パターン２６を得る。次い
で同膜２６を通常のフオトリソグラフイとCF4プ
ラズマエツチングにより窓開けし、ソース電極２
３、ドレイン電極２４を形成することである。
最後に、第４図Ｄに示すように、通常の蒸着及
びリソグラフイ技術を用いてゲート電極２５を形
成する。
ここで明記すべきことは、ゲート電極２５の形
式に際し、すでに前工程において動作層２２′と
正確に位置を同一とする部分に窒化シリコン
（SiN）膜２６の窓が形成されているため、ゲー
ト電極２５が動作層と直接に接触する部分すなわ
ちシヨツトキ接合部は、動作層２２′の部分と正
確に同一部に形成され、シヨツトキ接合部は動作
層２２′とは重なりを有しないということである。
このため後に詳述するように不要な静電容量の増
大を伴うことがなくすぐれたマイクロ液特性を有
するMESFETが得られるのである。
以上第３図に例示した構造の電界効果トランジ
スタをイオン注入法により製造する例を説明した
が、これを熱拡散法により製造することもでき
る。すなわち、まず拡散定数の小さなドーパント
を基板表面に接触させて熱拡散を行なうことによ
り、第４図Ａの動作層２２′に相当する浅い拡散
層を形成する。次にマスク用パターン２７を遮蔽
物としてゲート直下の領域以外の箇所に拡散定数
の大きなドーパントを接触させて熱拡散を行なう
ことにより、第４図Ｂの動作層２２″に相当する
浅い拡散層と深い拡散層から成る混成拡散層を形
成し、最後に電極２３，２４及び２５を前記実施
例に準じて形成すればよい。あるいはまた、ゲー
ト部分には拡散定数の小さなドーパントを堆積
し、一方ゲート・ソース間には拡散定数の大きな
ドーパントを堆積させたのち、各領域の同時熱拡
散を行わせることにより第３図の構造を実現して
もよい。
第３図における動作層２２′の長さが短いほど、
ゲート・ソース間の直列抵抗が小さくなつて特性
上有利となる。ただしこの長さを短かくすること
は、第４図に例示した製造方法においてマスク２
７の長さを短かくすることが困難である等の微細
加工技術の限界によつてのみ制限されるだけであ
る。
次に、動作層２２′の長さとゲート電極２５の
シヨツトキ接合部の長さの関係を説明すれば、動
作層２２′が比較的厚いノーマリオン型において
は、動作層２２′の長さがゲート電極２５の長さ
より多少長くても実用上十分な特性が得られる。
これは動作層２２′が比較的厚いため表面から素
子内部に拡がつている空乏層の厚みが動作層２
２′の全厚みを占めず、従つて動作層２２′のゲー
ト直下を除く部分がゲート・ソース間抵抗を極端
に増大させるような問題を生じないからである。
これに対して表面からの空乏層厚みが動作層２
２′の層厚みの全体を占めるようなノーマリオフ
型においては、第３図の一点鎖線で例示するよう
に動作層２２′の長さが電極２５の長さよりも大
であれば、動作層２２′のゲート直下を除く部分
において空乏層が厚み方向一杯に形成され、この
結果ゲート・ソース間抵抗が著じるしく大とな
り、極端な場合電流が完全に阻止されるという問
題が生ずる。
従つてノーマリオフ型においては、ゲート電極
２５の長さが動作層２２′よりも大きくなければ
ならない。しかしながらゲート電極２５のシヨツ
トキ接合部が動作層２２″となる部分、すなわち
ゲート電極２５のシヨツトキ接合部において、動
作層２２′よりも長さが過大となる部分は、単に
静電容量を増大するのみで有効な作用をしないの
で、この過大部分を可能な限り短くすることが、
素子の動作速度を速くする上で有効である。すな
わち、理想的には、第３図に例示するように、ゲ
ート電極２５のシヨツトキ接合部の長さと動作層
２２′の長さを等しく形成することが特にノーマ
リオフ型においては有効な手段である。
本発明においては絶縁膜２７を用いてセルフア
ラインにより２２′の長さと、ゲート電極２５の
シヨツトキ接合部長さが等しく、かつ同一位置に
形成されるため、ノーマリオフ型の特性が著しく
向上するものである。
以上の実施例では半導体結晶としてGaAsを使
用する場合を例示したが、必要に応じてInPその
他の−族化合物半導体やSi等任意の半導体を
使用することができる。
以上詳細に説明したように、本発明のシヨツト
キゲート電界効果トランジスタはゲート・ソース
間の動作層が厚く、キヤリア濃度は動作層全体に
わたつてほぼ一定であり、しかもゲート電流直下
の動作層とゲート電極が同一位置に形成される構
造であるから、高周波特性が良く、ゲート逆耐圧
が高くかつ歩留りの良好なシヨツトキゲート電界
効果トランジスタを従来より簡便な工程で実現す
ることができる。
【図面の簡単な説明】
第１図、第２図は従来例の断面図、第３図は本
発明の一実施例の断面図、第４図Ａ〜Ｄは第３図
の電界効果トランジスタの製造の方法の一例を示
す断面図、第５図は第３図の電界効果トランジス
タの動作層内のキヤリア濃度分布図である。 ２１……半絶縁性半導体基板、２２……動作
層、２２′……動作層の第１の部分、２２″……動
作層の第２の部分、２３……ソース電極、２４…
…ドレイン電極、２５……ゲート電極、２６……
絶縁膜パターン、２７……マスク用パターン。

Claims (1)

  1. 【特許請求の範囲】 １ 半絶縁性半導体基板、該半導体基板の表面に
    形成された動作層ならびに該動作層上に形成され
    たソース電極、シヨツトキゲート電極、及びドレ
    イン電極を備えたシヨツトキゲート電界効果トラ
    ンジスタにおいて、前記動作層が所定のピンチオ
    フ電圧を与えるような厚みを有して前記ゲート電
    極直下に形成されている第１の部分と該第１の部
    分内の不純物濃度と略々等しい不純物濃度を有し
    かつ該第１の部分の厚みよりも大きな厚みを有す
    る第２の部分とから構成されており、ゲート電極
    が第１の動作層部分と同位置に開口部を持つ絶縁
    膜を介して第１の部分と同等以上の電極長さで形
    成されシヨツトキ接合が該絶縁膜開口部にのみ形
    成されていることを特徴とするシヨツトキゲート
    電界効果トランジスタ。 ２ 半絶縁性半導体基板の表面に浅い動作層若し
    くは拡散層を形成し、該表面上に絶縁材料からな
    るパターンを形成し、該パターンをマスクとして
    前記浅い動作層若しくは拡散層と略々等しい不純
    物濃度を有する深い動作層若しくは拡散層を形成
    し、次いで絶縁膜を形成し、該絶縁膜下の前記パ
    ターンを除去し、該絶縁膜を選択的に除去して絶
    縁膜パターンを形成し、しかる後ソース電極、ド
    レイン電極を前記絶縁膜パターンに露出した前記
    深い動作層若しくは拡散層上に形成すると共に、
    ゲート電極を前記パターンの除去跡に露出した前
    記浅い動作層若しくは拡散層に接触して形成する
    ことを特徴とするシヨツトキゲート電界効果トラ
    ンジスタの製造方法。 ３ GaAsの半絶縁性基板の表面に第１回目の
    Si+のイオンを注入して一様な厚みの浅い動作層
    を形成し、該表面上に絶縁材料SiO2からなるパ
    ターンを形成し、該パターンをマスクとして、第
    ２回目のSi+のイオン注入を行い、前記浅い動作
    層と略々等しい不純物濃度を有する深い動作層を
    形成し、次いでSi3N4の絶縁膜を形成し、該絶縁
    膜下の前記パターンを除去し、該絶縁膜を選択的
    に除去して絶縁膜パターンを形成し、しかる後ソ
    ース電極、ドレイン電極を前記絶縁膜パターンに
    露出した前記深い動作層上に形成すると共に、ゲ
    ート電極を前記パターンの除去跡に露出した前記
    浅い動作層に接触して形成することを特徴とする
    特許請求の範囲第２項記載のシヨツトキゲート電
    界効果トランジスタの製造方法。
JP56172502A 1981-01-29 1981-10-27 シヨツトキゲ−ト電界効果トランジスタとその製造方法 Granted JPS5873164A (ja)

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JP56172502A JPS5873164A (ja) 1981-10-27 1981-10-27 シヨツトキゲ−ト電界効果トランジスタとその製造方法
EP82300499A EP0057605B1 (en) 1981-01-29 1982-01-29 A schottky-barrier gate field effect transistor and a process for the production of the same
DE8282300499T DE3273695D1 (en) 1981-01-29 1982-01-29 A schottky-barrier gate field effect transistor and a process for the production of the same
US06/361,070 US4601095A (en) 1981-10-27 1982-03-23 Process for fabricating a Schottky-barrier gate field effect transistor
CA000401059A CA1184320A (en) 1981-10-27 1982-04-15 Schottky-barrier gate field effect transistor and a process for the production of the same

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JP56172502A JPS5873164A (ja) 1981-10-27 1981-10-27 シヨツトキゲ−ト電界効果トランジスタとその製造方法

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