JPS5879768A - ショットキゲート電界効果トランジスタの製造方法 - Google Patents
ショットキゲート電界効果トランジスタの製造方法Info
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- JPS5879768A JPS5879768A JP56178193A JP17819381A JPS5879768A JP S5879768 A JPS5879768 A JP S5879768A JP 56178193 A JP56178193 A JP 56178193A JP 17819381 A JP17819381 A JP 17819381A JP S5879768 A JPS5879768 A JP S5879768A
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- H10D30/01—Manufacture or treatment
- H10D30/061—Manufacture or treatment of FETs having Schottky gates
- H10D30/0612—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs
- H10D30/0614—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs using processes wherein the final gate is made after the completion of the source and drain regions, e.g. gate-last processes using dummy gates
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
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- H10D62/221—Channel regions of field-effect devices of FETs
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマイクロ波特性が良好でしかも製造が容易なシ
ョットキゲート電界効果トランジスタに関するものであ
る。
ョットキゲート電界効果トランジスタに関するものであ
る。
本発明は、材料については何ら制限されるものではな（
、Ｓｉ などの単元素半導体あるいは化合物半導体な
ど広く一般の半導体材料に適用できるものであるが、以
下半導体材料として動作速度の大きい利点をもつ化合物
半導体のうちＧａＡｓ を例にとって説明を行う。
、Ｓｉ などの単元素半導体あるいは化合物半導体な
ど広く一般の半導体材料に適用できるものであるが、以
下半導体材料として動作速度の大きい利点をもつ化合物
半導体のうちＧａＡｓ を例にとって説明を行う。
従来のショットキゲート電界効果トランジスタの一般的
な構造は、第１図の断面図に例示するように、 ＧａＡ
ｓ なとの半絶縁性半導体基板１１の表面にエピタキ
シャル成長やイオン注入によって一様な厚さのｎ型動作
層ＩＢを形成したのち、この動作層の表面に金属を蒸着
させる方法等によりソース電極１８、トレイン電極１４
及びショットキゲート電極１５を形成したものである。
な構造は、第１図の断面図に例示するように、 ＧａＡ
ｓ なとの半絶縁性半導体基板１１の表面にエピタキ
シャル成長やイオン注入によって一様な厚さのｎ型動作
層ＩＢを形成したのち、この動作層の表面に金属を蒸着
させる方法等によりソース電極１８、トレイン電極１４
及びショットキゲート電極１５を形成したものである。
このような従来構造のショットキゲート電界効果トラン
ジスタにおいては、ゲート・ソース間抵抗が大きいと、
このトランジスタのマイクロ波特性、特に雑音特性が劣
化することが知られている。マイクロ波特性を改良する
にはゲート・ソース間抵抗を下げることが必要であり、
この目的を達成するには動作層１２のキャリア濃度を高
めるか又は動作層を厚くすることが必要であるが、いず
れの方法においてもピンチオフ電圧が過大になるという
問題を生ずる。また、キャリア濃度を高めた場合にはゲ
ートの耐圧が小さくなるという問題がさらに生ずる。
ジスタにおいては、ゲート・ソース間抵抗が大きいと、
このトランジスタのマイクロ波特性、特に雑音特性が劣
化することが知られている。マイクロ波特性を改良する
にはゲート・ソース間抵抗を下げることが必要であり、
この目的を達成するには動作層１２のキャリア濃度を高
めるか又は動作層を厚くすることが必要であるが、いず
れの方法においてもピンチオフ電圧が過大になるという
問題を生ずる。また、キャリア濃度を高めた場合にはゲ
ートの耐圧が小さくなるという問題がさらに生ずる。
このような問題を解決するため、第２図に例示するよう
に、ピンチオフ電圧を支配するゲート直下の動作層１２
′の厚みを所望値に保ったまま、ソース電極近傍の動作
層１２’の厚みを大きくする構造が提案されている。こ
の構造は、まずソース電極１８及びドレイン電極１４直
下の厚みに相当する一様な厚みの動作層を形成したのち
、ゲート電極１５の直下となるべき箇所１２’のみをエ
ツチング等により薄くしたのち、各電線１８．１４及び
１５を形成している。
に、ピンチオフ電圧を支配するゲート直下の動作層１２
′の厚みを所望値に保ったまま、ソース電極近傍の動作
層１２’の厚みを大きくする構造が提案されている。こ
の構造は、まずソース電極１８及びドレイン電極１４直
下の厚みに相当する一様な厚みの動作層を形成したのち
、ゲート電極１５の直下となるべき箇所１２’のみをエ
ツチング等により薄くしたのち、各電線１８．１４及び
１５を形成している。
しかしながらこのような構造では、動作層表面が平坦で
ないから電極形成のための微細なホトリソグラフィ等が
困難であるばかりでなく、動作層のエツチング制御に極
めて厳しい精度が要求されるために歩留りが低くなって
しまう欠点がある。
ないから電極形成のための微細なホトリソグラフィ等が
困難であるばかりでなく、動作層のエツチング制御に極
めて厳しい精度が要求されるために歩留りが低くなって
しまう欠点がある。
すなわち、ＭＥＳＦＥＴの高周波特性を向上させるため
には、ゲート長を極力小さくする必要があり、そのため
に素子製作上極めて微細な精密加工が要求される。しか
し、従来の゛製造方法においては、ゲート電極１５のパ
ターンをレジストに形成する際に、そのゲートパターン
の極く近傍にソース電極１８およびドレイン電極１４に
よる段差が、動作領域１２の段差に加えて存在するため
、平坦面におけるときよりもフォトレジストパターンの
解象度が低下し、１μｍ程度の短いゲートパターンを確
実に形成することが困難であった。特にＧａＡｓ等の化
合物半導体では、ゲート電極５を形成する前にソース電
極８およびドレイン電極４の合金処理を行なって、その
接触抵抗の低下を図ることが一般に行なわれているが、
接触抵抗を充分小さくしようとして充分な高温で、しか
も長時間の合金処理を行なうとソース、ドレイン電極金
属の凝集がおこり、著しく大きな段差が生じ易く、この
ことも、ゲート用フォトレジストパターンの解像度を悪
化させる原因になっている。
には、ゲート長を極力小さくする必要があり、そのため
に素子製作上極めて微細な精密加工が要求される。しか
し、従来の゛製造方法においては、ゲート電極１５のパ
ターンをレジストに形成する際に、そのゲートパターン
の極く近傍にソース電極１８およびドレイン電極１４に
よる段差が、動作領域１２の段差に加えて存在するため
、平坦面におけるときよりもフォトレジストパターンの
解象度が低下し、１μｍ程度の短いゲートパターンを確
実に形成することが困難であった。特にＧａＡｓ等の化
合物半導体では、ゲート電極５を形成する前にソース電
極８およびドレイン電極４の合金処理を行なって、その
接触抵抗の低下を図ることが一般に行なわれているが、
接触抵抗を充分小さくしようとして充分な高温で、しか
も長時間の合金処理を行なうとソース、ドレイン電極金
属の凝集がおこり、著しく大きな段差が生じ易く、この
ことも、ゲート用フォトレジストパターンの解像度を悪
化させる原因になっている。
また、ゲート電極５は既に形成されているソース電極８
とドレイン電極４の中間に±０．２μｍ以下の位置精度
で形成する必要がある。さらにソース電極３とゲート電
極５０間隔は、ＭＥＳＦＥＴの電気的特性にあって、ソ
ースゲート間の寄生抵抗寄生容量に直接影響するので、
両電極間の距離はできる限り小さく、かつ高精度に制御
する必要があり、上述の位置精度は、この電極間距離の
点でも必要となる。しかしこの様な微細パターンを高精
度で形成することは、従来の技術では極めて困難であり
、従って製造歩留′りが著しく低いという問題点があっ
た。
とドレイン電極４の中間に±０．２μｍ以下の位置精度
で形成する必要がある。さらにソース電極３とゲート電
極５０間隔は、ＭＥＳＦＥＴの電気的特性にあって、ソ
ースゲート間の寄生抵抗寄生容量に直接影響するので、
両電極間の距離はできる限り小さく、かつ高精度に制御
する必要があり、上述の位置精度は、この電極間距離の
点でも必要となる。しかしこの様な微細パターンを高精
度で形成することは、従来の技術では極めて困難であり
、従って製造歩留′りが著しく低いという問題点があっ
た。
本発明は上述した従来の判題点に鑑みてなされたもので
あり、その目的とするところは、マイクロ波特性及び歩
留りが良好なショットキゲート電界効果トランジスタを
提供することにある。
あり、その目的とするところは、マイクロ波特性及び歩
留りが良好なショットキゲート電界効果トランジスタを
提供することにある。
以下本発明の詳細を実施例によって説明する。
第８図（５）及び第８図（Ｂ）は本発明の一実施例のシ
ョットキゲート電界効果トランジスタの断面図であ１）
、２１はＧａＡｓ などの半絶縁性半導体基板、２２
はｎ型動作層、２８はソース電極、２４はドＬ’４７電
極、２５は高耐熱性ショットキゲート電極、２６はゲー
ト電極自身からなる絶縁性化合物膜である。本発明の電
界効果トランジスタは第３図（４）及び第８図（ト））
に例示するように、動作層表面が平坦でかつソース・ド
レイン間の動作層２２′ノ厚さをゲート直下の動作層２
２′の厚さよりも大きくした構造でかつソース・ドレイ
ン間の動作層２２“がゲート電極２５をマスクとして形
成され、加えてソース電極ドレイン電極が絶縁性化合物
膜２６を介して形成されるいわゆるセルフアライメント
方法を用いる。このためソース電極ＩＱ、ドレイン電極
２４、ゲート電極２５と第２の動作層部分２２′の位置
関係が自動的に決定される。このことから本発明によれ
ば、製造工程が簡便になり歩留りが向上すると同時に微
細な加工が可能になる等の利点を有する。
ョットキゲート電界効果トランジスタの断面図であ１）
、２１はＧａＡｓ などの半絶縁性半導体基板、２２
はｎ型動作層、２８はソース電極、２４はドＬ’４７電
極、２５は高耐熱性ショットキゲート電極、２６はゲー
ト電極自身からなる絶縁性化合物膜である。本発明の電
界効果トランジスタは第３図（４）及び第８図（ト））
に例示するように、動作層表面が平坦でかつソース・ド
レイン間の動作層２２′ノ厚さをゲート直下の動作層２
２′の厚さよりも大きくした構造でかつソース・ドレイ
ン間の動作層２２“がゲート電極２５をマスクとして形
成され、加えてソース電極ドレイン電極が絶縁性化合物
膜２６を介して形成されるいわゆるセルフアライメント
方法を用いる。このためソース電極ＩＱ、ドレイン電極
２４、ゲート電極２５と第２の動作層部分２２′の位置
関係が自動的に決定される。このことから本発明によれ
ば、製造工程が簡便になり歩留りが向上すると同時に微
細な加工が可能になる等の利点を有する。
第４図は、第３図（５）の電界効果トランジスタの製造
方法の一例を示す断面図である。
方法の一例を示す断面図である。
まず第４図（４）に示すように、ＧａＡｓ の半絶縁
性基板２１の表面にＪｌｌ、５１＋のイオンを注入して
一様な厚みの動作層２２′を形成する。この動作層の厚
み及びキャリア濃度は所望のピンチオフ電圧を実現する
値に選択される。例えば、ピンチオフ電圧０．２ｖを実
現するために、キャリア濃度ＩＱ”ｍ−８程度、厚み０
．１μｍ程度の動作層を形成する必要があり、イオン注
入の条件として、注入エネルギ１２０ＫｅＶ 、注入量
２Ｘ１０”ドーズ／ｃＩｎ２（ただし活性率を１００％
とする。）が選択される。このような条件のもとに得ら
れるキャリア濃度分布の理論値を第６図の一点鎖線８１
で示す。
性基板２１の表面にＪｌｌ、５１＋のイオンを注入して
一様な厚みの動作層２２′を形成する。この動作層の厚
み及びキャリア濃度は所望のピンチオフ電圧を実現する
値に選択される。例えば、ピンチオフ電圧０．２ｖを実
現するために、キャリア濃度ＩＱ”ｍ−８程度、厚み０
．１μｍ程度の動作層を形成する必要があり、イオン注
入の条件として、注入エネルギ１２０ＫｅＶ 、注入量
２Ｘ１０”ドーズ／ｃＩｎ２（ただし活性率を１００％
とする。）が選択される。このような条件のもとに得ら
れるキャリア濃度分布の理論値を第６図の一点鎖線８１
で示す。
第４Ｎ０）に例示するように、一様な厚みの動作層２２
′を形成したのち、その上に高耐熱性金属からなるゲー
ト電極２５を形成する。このゲート電極２５をマスクと
して用いて２回目のイオン注入を行い、マスクされない
箇所に新たな動作層２２′を形成する。２回目のイオン
注入の条件としては、１面目よりも深く注入するために
注入エネルギが１回目のものよりも大きく、かつ注入量
は最終ピークキャリア濃度が１回目のピークキャリア濃
度に比べて過大にならないような値に選択される。
′を形成したのち、その上に高耐熱性金属からなるゲー
ト電極２５を形成する。このゲート電極２５をマスクと
して用いて２回目のイオン注入を行い、マスクされない
箇所に新たな動作層２２′を形成する。２回目のイオン
注入の条件としては、１面目よりも深く注入するために
注入エネルギが１回目のものよりも大きく、かつ注入量
は最終ピークキャリア濃度が１回目のピークキャリア濃
度に比べて過大にならないような値に選択される。
これはゲートに印加される電圧によって絶縁破壊が生じ
ないようにするためである。このような往事 入条件の一例として、注入エネルギを４００ＫｅＶ１注
大量を３．９ｘＨ）ｌｉｔ ドーズ／ Ｃｍ” の
値に選択した場合のキャリア密度分布の理論値を第５図
の点線８２で例示する。動作層２２内のマスクされない
部分２２“の濃度は１回目のイオン注入による濃度に２
回目のイオン注入による濃度を加算した値となり、その
分布は第６図の実線８８で例示される。
ないようにするためである。このような往事 入条件の一例として、注入エネルギを４００ＫｅＶ１注
大量を３．９ｘＨ）ｌｉｔ ドーズ／ Ｃｍ” の
値に選択した場合のキャリア密度分布の理論値を第５図
の点線８２で例示する。動作層２２内のマスクされない
部分２２“の濃度は１回目のイオン注入による濃度に２
回目のイオン注入による濃度を加算した値となり、その
分布は第６図の実線８８で例示される。
第６図から明らかなように、ソース電極２８近傍の動作
層２２’内のキャリア総数はゲート電極２５の直下の動
作層２２′内のキャリア総数に比べて約８倍大きく、そ
のため、ゲート・ソース間抵抗は動作層２２′が一様に
形成される場合に比べて約８分の１に低下する。一方、
動作層２２“内の最大キャリア濃度は動作層２２′内の
値に比べて約１３％増加しただけであるから、これに伴
なうゲートの逆耐圧の増加およびゲートキャパシタンス
の増加は極めてわずかな量にとどまる。
層２２’内のキャリア総数はゲート電極２５の直下の動
作層２２′内のキャリア総数に比べて約８倍大きく、そ
のため、ゲート・ソース間抵抗は動作層２２′が一様に
形成される場合に比べて約８分の１に低下する。一方、
動作層２２“内の最大キャリア濃度は動作層２２′内の
値に比べて約１３％増加しただけであるから、これに伴
なうゲートの逆耐圧の増加およびゲートキャパシタンス
の増加は極めてわずかな量にとどまる。
本実施例ではゲート電極２５としてＴｉ−Ｗ合金を用い
た。スパッタ法で厚さ１．２μｍのＴｉ−Ｗ膜を形成し
、その上に形成したレジストパターンをマスクトシてＣ
Ｆ４１０ｓ（５％）混合ガスでプラズマエツチングする
ことにより第４図（Ｂ）に示すゲート電極２５を得た。
た。スパッタ法で厚さ１．２μｍのＴｉ−Ｗ膜を形成し
、その上に形成したレジストパターンをマスクトシてＣ
Ｆ４１０ｓ（５％）混合ガスでプラズマエツチングする
ことにより第４図（Ｂ）に示すゲート電極２５を得た。
こうして、同電極をマスクとしてイオン注入により第２
の動作層２２’を形成した後はアニールにより注入元素
の活性化を行なう。
の動作層２２’を形成した後はアニールにより注入元素
の活性化を行なう。
次いで第４図（Ｃ）に例示するように、ゲート電極２５
の全表面にゲート金属自身を母材とする絶縁性化合物膜
２６を形成する。本実施例ではプラズマ陽極酸化により
ゲート電極自身の絶縁化を生せしめｇｏｏｏＸ の厚さ
の絶縁性化合物膜を形成した。
の全表面にゲート金属自身を母材とする絶縁性化合物膜
２６を形成する。本実施例ではプラズマ陽極酸化により
ゲート電極自身の絶縁化を生せしめｇｏｏｏＸ の厚さ
の絶縁性化合物膜を形成した。
この時半導体基板自身も酸化されるがＧａＡｓ の酸
化物膜をゲート電極上の絶縁性化合物膜２６に対して選
択的に除去することは容易である。
化物膜をゲート電極上の絶縁性化合物膜２６に対して選
択的に除去することは容易である。
この後続いて第４図の）に示すように動作層２２上に真
空蒸着法等によりオーミック金属膜を形成し、ソース電
極２８、ドレイン電極２４を形成する。以上で製造プロ
セスを終了する。
空蒸着法等によりオーミック金属膜を形成し、ソース電
極２８、ドレイン電極２４を形成する。以上で製造プロ
セスを終了する。
次にもう一つの第３図［Ｆ］）の電界効果トランジスタ
の製造方法の一例を第５図で示す。
の製造方法の一例を第５図で示す。
まず第４図囚及び第４図（ト））に示すようにしてゲー
ト電極２５を形成した後、第５図に）に例示するように
試料表面に無機化合物膜２７を形成して、アニールし、
注入元素を活性化する。一実施例では真空蒸着法で形成
した１５００ＸのＳｉＯＷＫを用いた。ここで、この２
７の材料としては、アニールの際に半導体基板２２及び
ゲート電極２５と不必要な反応を生じない絶縁性化合物
膜であれば本発明の要求を満たすものであり、材料・形
成法については何ら制限されるものでない。
ト電極２５を形成した後、第５図に）に例示するように
試料表面に無機化合物膜２７を形成して、アニールし、
注入元素を活性化する。一実施例では真空蒸着法で形成
した１５００ＸのＳｉＯＷＫを用いた。ここで、この２
７の材料としては、アニールの際に半導体基板２２及び
ゲート電極２５と不必要な反応を生じない絶縁性化合物
膜であれば本発明の要求を満たすものであり、材料・形
成法については何ら制限されるものでない。
この後、第５図の）に例示するようにプラズマ陽極酸化
を行なうと無機化合物！Ｉ２７におおわれていないゲー
ト電極２５の両側面のみプラズマ酸化が進行し、ゲート
電極２５の両側面にそれ自身からなる絶縁性化合物腰２
６が形成される。
を行なうと無機化合物！Ｉ２７におおわれていないゲー
ト電極２５の両側面のみプラズマ酸化が進行し、ゲート
電極２５の両側面にそれ自身からなる絶縁性化合物腰２
６が形成される。
次に第５図（Ｃ）に例示するように、無機化合物膜２７
を除去した後、オーミック金属を真空蒸着法等で堆積さ
せソース電極２８、ドレイン電極２４を形成して製作プ
ロセスを終了する。
を除去した後、オーミック金属を真空蒸着法等で堆積さ
せソース電極２８、ドレイン電極２４を形成して製作プ
ロセスを終了する。
ここで第４図（Ｂ）の工程で第２の動作層２２“をイオ
ン注入した後、さらに表面近傍にのみ１０１ｓ／α８程
度の高濃度層いわゆるｎ＋ 層を形成することもできる
。これはソース電極、ドレイン電極のオーミック特性を
改善するためには有効な手段であることを付言する。
ン注入した後、さらに表面近傍にのみ１０１ｓ／α８程
度の高濃度層いわゆるｎ＋ 層を形成することもできる
。これはソース電極、ドレイン電極のオーミック特性を
改善するためには有効な手段であることを付言する。
また、ゲート電極２５はイオン注入や熱拡散のマスクの
役割を果たし、かつアニール等の高温プロセスに耐性を
有すれば本発明の要求を満たす。
役割を果たし、かつアニール等の高温プロセスに耐性を
有すれば本発明の要求を満たす。
このため材料としてはＴｉ−ｗ合金に何ら限定されるも
のでなく８００℃程度の温度でも半導体と不必要な反応
を生じない耐熱性の優れた材料であれば良く他にＴａ、
Ｎｂ、ＶｔＭｏ 等の金属が適用できる。ゲート電極の
表面絶縁化については、本実施例で示したプラズマ酸化
に限定されるものでなく陽極酸化法、熱酸化法等による
酸化膜形成あるいはプラズマ窒化等の窒化物膜の形成も
可能である。
のでなく８００℃程度の温度でも半導体と不必要な反応
を生じない耐熱性の優れた材料であれば良く他にＴａ、
Ｎｂ、ＶｔＭｏ 等の金属が適用できる。ゲート電極の
表面絶縁化については、本実施例で示したプラズマ酸化
に限定されるものでなく陽極酸化法、熱酸化法等による
酸化膜形成あるいはプラズマ窒化等の窒化物膜の形成も
可能である。
以上第８図（４）及び第８図（Ｂ）に例示した構造の電
界効果トランジスタをイオン注入法により製造する例を
説明したが、これを熱拡散法により製造することもでき
る。すなわち、まず拡散定数の小さなドーパントを基板
表面に接触させて熱拡散を行なうことにより、第４図囚
の動作層２２’に相当する浅い拡散層を形成する。次に
マスク用パターン２７を遮蔽物としてゲート直下の領域
以外の箇所に拡散定数の大きなドーパントを接触させて
熱拡散を行なうことにより、第４図（６）の動作層２２
’に相当する浅い拡散層と深い拡散層から成る混成拡散
層を形成し、最後に電極２８．２４及び２５を前記実施
例に準じて形成すればよい。あるいはまた、ゲート部分
には拡散定数の小さなドーパントを堆積し、一方ゲート
・ソース間には拡散定数の大きなドーパントを堆積させ
たのち、各領域の同時熱拡散を行わせることにより第８
図（４）及び第８図（Ｂ）の構造を実現してもよい。
界効果トランジスタをイオン注入法により製造する例を
説明したが、これを熱拡散法により製造することもでき
る。すなわち、まず拡散定数の小さなドーパントを基板
表面に接触させて熱拡散を行なうことにより、第４図囚
の動作層２２’に相当する浅い拡散層を形成する。次に
マスク用パターン２７を遮蔽物としてゲート直下の領域
以外の箇所に拡散定数の大きなドーパントを接触させて
熱拡散を行なうことにより、第４図（６）の動作層２２
’に相当する浅い拡散層と深い拡散層から成る混成拡散
層を形成し、最後に電極２８．２４及び２５を前記実施
例に準じて形成すればよい。あるいはまた、ゲート部分
には拡散定数の小さなドーパントを堆積し、一方ゲート
・ソース間には拡散定数の大きなドーパントを堆積させ
たのち、各領域の同時熱拡散を行わせることにより第８
図（４）及び第８図（Ｂ）の構造を実現してもよい。
第８図（４）及び第８図（Ｂ）における動作層２２′の
長さが短いほど、ゲート・ソース間の直列抵抗が小さく
なって特性上有利となる。ただしこの長さを短かくする
ことは、第４図に例示した製造方法においてマスク２７
の長さを短かくすることが困難である等の微細加工技術
の限界によってのみ制限されるだけである。
長さが短いほど、ゲート・ソース間の直列抵抗が小さく
なって特性上有利となる。ただしこの長さを短かくする
ことは、第４図に例示した製造方法においてマスク２７
の長さを短かくすることが困難である等の微細加工技術
の限界によってのみ制限されるだけである。
次に、動作層２２′の長さとゲート電極２５の長さの関
係を説明すれば、動作層２２′が比較的厚いノーマリオ
ン型においては、動作層２２′の長さがゲート電極２５
の長さより多少長くても実用上十分な特性が得られる。
係を説明すれば、動作層２２′が比較的厚いノーマリオ
ン型においては、動作層２２′の長さがゲート電極２５
の長さより多少長くても実用上十分な特性が得られる。
これは、動作層２２′が比較的厚いため表面から素子内
部に拡がっている空乏層の厚みが動作層２２′の全厚み
を占めず、従って動作層２２′のゲート直下を除く部分
がゲート・ソース間抵抗を極端に増大させるような問題
を生じないからである。これに対して、表面からの空乏
層厚みが動作層２２′の層厚みの全体を占めるようなノ
ーマリオフ型においては、第８図囚及び第８図Φ）に例
示するように動作層２２′の長さが電極２５の長さより
も大であれば、動作層２２′のゲート直下を除く部分に
おいて空乏層が厚み方向一杯ニ形成され、この結果ゲー
ト・ソース間抵抗が著じるしく大となり、極端な場合電
流が完全に阻止されるという問題が生ずる。
部に拡がっている空乏層の厚みが動作層２２′の全厚み
を占めず、従って動作層２２′のゲート直下を除く部分
がゲート・ソース間抵抗を極端に増大させるような問題
を生じないからである。これに対して、表面からの空乏
層厚みが動作層２２′の層厚みの全体を占めるようなノ
ーマリオフ型においては、第８図囚及び第８図Φ）に例
示するように動作層２２′の長さが電極２５の長さより
も大であれば、動作層２２′のゲート直下を除く部分に
おいて空乏層が厚み方向一杯ニ形成され、この結果ゲー
ト・ソース間抵抗が著じるしく大となり、極端な場合電
流が完全に阻止されるという問題が生ずる。
従ってノーマリオフ型においては、ゲート電極２５の長
さが動作層２２’よりも大きくなければならない。しか
しながらゲート電極２５と、動作層２２′との重なり部
分、すなわちゲート電極２５において、動作層２２′よ
りも長さが過大となる部分は、単に静電容量を過大する
のみで有効な作用をしないので、この過大部分を可能な
限り短くすることが、素子の動作速度を送くする上で有
効である。すなわち、理想的には、第８図囚及び第８図
（Ｂ）に例示するように、ゲート電極２５の長さと動作
層２２′の長さを等しく形成することが特にノーマリオ
フ型においては有効な手段である。
さが動作層２２’よりも大きくなければならない。しか
しながらゲート電極２５と、動作層２２′との重なり部
分、すなわちゲート電極２５において、動作層２２′よ
りも長さが過大となる部分は、単に静電容量を過大する
のみで有効な作用をしないので、この過大部分を可能な
限り短くすることが、素子の動作速度を送くする上で有
効である。すなわち、理想的には、第８図囚及び第８図
（Ｂ）に例示するように、ゲート電極２５の長さと動作
層２２′の長さを等しく形成することが特にノーマリオ
フ型においては有効な手段である。
本発明においてはゲート電極２５を用いてセルファライ
ンにより２２′の長さと、ゲート電極２５の長さが等し
く、かつ同一位置に形成されるため、ノーマリオフ型の
特性が著しく向上するものである。
ンにより２２′の長さと、ゲート電極２５の長さが等し
く、かつ同一位置に形成されるため、ノーマリオフ型の
特性が著しく向上するものである。
以上の実施例では半導体結晶としてＧａＡｓ を使用
する場合を例示したが、必要に応じてＩｎＰその他のＩ
−Ｖ族化合物半導体やＳｔ 等任意の半導体を使用す
ることができる。
する場合を例示したが、必要に応じてＩｎＰその他のＩ
−Ｖ族化合物半導体やＳｔ 等任意の半導体を使用す
ることができる。
以上詳細に説明したように、本発明のショットキゲート
電界効果トランジスタはゲート・ソース間の動作層が厚
く、キャリア濃度は動作層全体にわたってほぼ一定であ
り、しかもゲート電極直下の動作層とゲート電極が同一
位置に形成され、かつソース電極、ドレイン電極がゲー
ト電極に密接して形成される構造であるから、高周波特
性が良く、ゲート逆耐圧が高くかつ歩留りの良好なショ
ットキゲート電界効果トランジスタを従来より簡便な工
程で実現することができる。
電界効果トランジスタはゲート・ソース間の動作層が厚
く、キャリア濃度は動作層全体にわたってほぼ一定であ
り、しかもゲート電極直下の動作層とゲート電極が同一
位置に形成され、かつソース電極、ドレイン電極がゲー
ト電極に密接して形成される構造であるから、高周波特
性が良く、ゲート逆耐圧が高くかつ歩留りの良好なショ
ットキゲート電界効果トランジスタを従来より簡便な工
程で実現することができる。
第１図、第２図は従来例の断面図、第８図囚及び第８Ｎ
０）は本発明の一実施例の断面図、第４図（４）〜（ロ
）及び第５図囚〜（Ｃ）はそれぞれ線第８図（６）及び
第３１図但め電界効果トランジスタの製造方法の一例を
示す断面図、第６図は第８図（Ａ）の電界効果トランジ
スタの動作層内のキャリア濃度分布図である。 ２１・・・半絶縁性半導体基板、２２・・・動作層、２
２′・・・動作１層の第１の部分、２２′・・・動作層
の第２の部分、２８・・・ソース電極、２４・・・ドレ
イン電極、２５・・・ゲート電極、２７・・・無機化合
物膜、２６・・・絶縁性化合物膜。 代理人 弁理士 上 代 哲 帳、：”覧″ 芳６図 潔さＣμｍ）
０）は本発明の一実施例の断面図、第４図（４）〜（ロ
）及び第５図囚〜（Ｃ）はそれぞれ線第８図（６）及び
第３１図但め電界効果トランジスタの製造方法の一例を
示す断面図、第６図は第８図（Ａ）の電界効果トランジ
スタの動作層内のキャリア濃度分布図である。 ２１・・・半絶縁性半導体基板、２２・・・動作層、２
２′・・・動作１層の第１の部分、２２′・・・動作層
の第２の部分、２８・・・ソース電極、２４・・・ドレ
イン電極、２５・・・ゲート電極、２７・・・無機化合
物膜、２６・・・絶縁性化合物膜。 代理人 弁理士 上 代 哲 帳、：”覧″ 芳６図 潔さＣμｍ）
Claims (1)
- （１）半絶縁性半導体基板、該半導体基板の表面に形成
された動作層ならびに該動作層上に形成されたソース電
極、ドレイン電線及びショットキゲート電極を備えたシ
ョットキゲート電界効果トランジスタにおいて、前記動
作層が所定のピンチオフ電圧を与えるような厚みを有し
て前記ゲート電極直下に形成されている第１の部分と該
第１の部分内の不純物濃度と略々等しい不純物濃度を有
し、かつ該第１の部分の厚みよりも大きな厚みを有する
第２の部分とから構成されており、かつ高耐熱性金属か
らなるゲート電極の両側面あるいは全面がそれ自身から
なる絶縁性化合物膜でおおわれており該絶縁性化合物膜
を介してソース電極、ドレイン電極が密接して形成され
ていることを特徴とするショットキゲート電界効果トラ
ンジスタ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56178193A JPS5879768A (ja) | 1981-11-05 | 1981-11-05 | ショットキゲート電界効果トランジスタの製造方法 |
| EP82300499A EP0057605B1 (en) | 1981-01-29 | 1982-01-29 | A schottky-barrier gate field effect transistor and a process for the production of the same |
| DE8282300499T DE3273695D1 (en) | 1981-01-29 | 1982-01-29 | A schottky-barrier gate field effect transistor and a process for the production of the same |
| US06/361,070 US4601095A (en) | 1981-10-27 | 1982-03-23 | Process for fabricating a Schottky-barrier gate field effect transistor |
| CA000401059A CA1184320A (en) | 1981-10-27 | 1982-04-15 | Schottky-barrier gate field effect transistor and a process for the production of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56178193A JPS5879768A (ja) | 1981-11-05 | 1981-11-05 | ショットキゲート電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5879768A true JPS5879768A (ja) | 1983-05-13 |
| JPH032340B2 JPH032340B2 (ja) | 1991-01-14 |
Family
ID=16044212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56178193A Granted JPS5879768A (ja) | 1981-01-29 | 1981-11-05 | ショットキゲート電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5879768A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5643768A (en) * | 1979-09-17 | 1981-04-22 | Matsushita Electric Ind Co Ltd | Fet transistor and method of producing the same |
-
1981
- 1981-11-05 JP JP56178193A patent/JPS5879768A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5643768A (en) * | 1979-09-17 | 1981-04-22 | Matsushita Electric Ind Co Ltd | Fet transistor and method of producing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH032340B2 (ja) | 1991-01-14 |
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