JPH0323652A - 半導体パターン構造 - Google Patents
半導体パターン構造Info
- Publication number
- JPH0323652A JPH0323652A JP15877489A JP15877489A JPH0323652A JP H0323652 A JPH0323652 A JP H0323652A JP 15877489 A JP15877489 A JP 15877489A JP 15877489 A JP15877489 A JP 15877489A JP H0323652 A JPH0323652 A JP H0323652A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- semiconductor pattern
- signal
- pattern structure
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＩＣ設計における、パターン設計構造に関す
るものである。
るものである。
第３図は従来の半導体パターン構造の１例を示す平面図
である。図において（１）は慴源配絆、（２１はＧＮＤ
配線、《３》はトランジスタのゲート電極を構成するシ
リコンゲート、（４）はＣＭＯＳ 構造時のＰ型及び
Ｎ型トランジスタを分離するウエル分離部、（Ｉｓ）は
トランジスタの出力信号を伝達するたいの出力信号ｍ、
（６１はトランジスタのソース、ドレインヲ構成する拡
散層、αｄはトランジスタのゲートへの信号を伝達する
信号紳である。
である。図において（１）は慴源配絆、（２１はＧＮＤ
配線、《３》はトランジスタのゲート電極を構成するシ
リコンゲート、（４）はＣＭＯＳ 構造時のＰ型及び
Ｎ型トランジスタを分離するウエル分離部、（Ｉｓ）は
トランジスタの出力信号を伝達するたいの出力信号ｍ、
（６１はトランジスタのソース、ドレインヲ構成する拡
散層、αｄはトランジスタのゲートへの信号を伝達する
信号紳である。
次に動作について説明する。信号締αＯより，トランジ
スタのゲート電極であるゲートシリコン（３》に信号が
供給される。この時、Ｐ型及びＮＷトランジスタのゲー
トが一定の爾位となり、ｐ ９Ｊ、Ｎｐｎどちらかのト
ランジスタが′″ＯＮ’状態となり，ｆｆ源配線（１》
もしくはＧＮＤ配線（２１のどちらか１方より供給を受
け，出力信号糾（５）に一定常圧信号を供給する。
スタのゲート電極であるゲートシリコン（３》に信号が
供給される。この時、Ｐ型及びＮＷトランジスタのゲー
トが一定の爾位となり、ｐ ９Ｊ、Ｎｐｎどちらかのト
ランジスタが′″ＯＮ’状態となり，ｆｆ源配線（１》
もしくはＧＮＤ配線（２１のどちらか１方より供給を受
け，出力信号糾（５）に一定常圧信号を供給する。
従来の半導体パターン構造は以上０ように構成されてい
るので、信号締まりゲートシリコンに信号が伝わる時、
素材のもつ抵抗及び周辺との寄生容量により、信号紗と
ゲートシリコンとの接続部より離れるほど信号が到達す
るのに時間遅れが生じ、高速応答性に問題が生じる。
るので、信号締まりゲートシリコンに信号が伝わる時、
素材のもつ抵抗及び周辺との寄生容量により、信号紗と
ゲートシリコンとの接続部より離れるほど信号が到達す
るのに時間遅れが生じ、高速応答性に問題が生じる。
この発明は上記の様な問題点をか消オるた力になされた
もので、ゲートシリコンの時間遅ｎ ヲナくし、均等な
伝達状態を作ることによりより高速な応答性を得ること
を目的とする。
もので、ゲートシリコンの時間遅ｎ ヲナくし、均等な
伝達状態を作ることによりより高速な応答性を得ること
を目的とする。
この発明に係る半導体パターン構造は，トランジスタへ
の信号伝達遅れをなくすたい，低抵抗配神を並列に２ケ
所以上で接続することにより、トランジスタへの信号伝
達遅れの分布を均一にするものである。
の信号伝達遅れをなくすたい，低抵抗配神を並列に２ケ
所以上で接続することにより、トランジスタへの信号伝
達遅れの分布を均一にするものである。
この発明に係る半導体パターン構造は，低抵抗配純を並
列に接続することにより，トランジスタへの伝達遅れが
早い方向で均一化され，このことにより，トランジスタ
動作をより高速化できる。
列に接続することにより，トランジスタへの伝達遅れが
早い方向で均一化され，このことにより，トランジスタ
動作をより高速化できる。
又，配純間に発生する寄生容量により、トランジスタの
ゲート哨位を瞬間時に変化することもできる。
ゲート哨位を瞬間時に変化することもできる。
以下、この発明の一実施例を図について説明する。
第１図は半導体パターン構造を示す平面図、第２図はｍ
ｌ図に示すＡ−Ａにおける断面図である。
ｌ図に示すＡ−Ａにおける断面図である。
図において（１）〜（６）、０（Ｉに付いては第３図の
従来例に示したものと同等であるので説明を省略する。
従来例に示したものと同等であるので説明を省略する。
《７》はト与ンジスタのゲートへの伝達遅れを均一にす
る低抵抗配線、（８）は信号純絶縁用の酸化膜、（９）
は配線間に発生する寄生容母である。
る低抵抗配線、（８）は信号純絶縁用の酸化膜、（９）
は配線間に発生する寄生容母である。
次に動作について説明する。ｆｌＫ３１−’ｍｎ従来例
で説明した様に，信号ＩｉｌｉｌａＱより信号がゲート
シリコン（３》に接続部より伝達される。こ０時ゲート
シリコン（３》と並列に接純された低抵抗配神（７）に
も同時に伝達が行なわれ、低抵抗配線《７》を通し抵抗
成分の大きいトランジスタのゲートに２ケ所以上で伝達
される。
で説明した様に，信号ＩｉｌｉｌａＱより信号がゲート
シリコン（３》に接続部より伝達される。こ０時ゲート
シリコン（３》と並列に接純された低抵抗配神（７）に
も同時に伝達が行なわれ、低抵抗配線《７》を通し抵抗
成分の大きいトランジスタのゲートに２ケ所以上で伝達
される。
このことにより，トランジスタのＳ Ｏ Ｎ ＃ Ｓ
ＯＦＦ’ がより高速となり．ＰＷ、ＮＷトランジス
タのどちらかが’ＯＮ’状態となり、田源配線《１）又
はＧＮＤ ｉｉ”線（２）より出力信号線（５）に信号
が伝達される。
ＯＦＦ’ がより高速となり．ＰＷ、ＮＷトランジス
タのどちらかが’ＯＮ’状態となり、田源配線《１）又
はＧＮＤ ｉｉ”線（２）より出力信号線（５）に信号
が伝達される。
以上の様にこの発明による牢導体パターン構造は、トラ
ンジスタのゲートへの信号伝達を早い、動作の高速化を
Ｉまかることができる。
ンジスタのゲートへの信号伝達を早い、動作の高速化を
Ｉまかることができる。
第１図はこの発明の一実施例による半導体パターンｍａ
を示す平面図、ｆｆｉ２図はＩｌｌ図に示すＡ・Ａにお
ける断面図、第３図は従来の半導体パターン構造の平面
図である。図において（１）は電源配練、（２１はＧＮ
Ｄ配締，（３）はシリコンゲート，（４）はウェル分前
部、（５）は出力信号線、（６）は拡散贋，（７）は低
抵抗配線、（８）は酸化膜，（９）は寄生容量、ａＯは
信号練を示す。 なお．図中同一符号は同一又は相当部分を示す。
を示す平面図、ｆｆｉ２図はＩｌｌ図に示すＡ・Ａにお
ける断面図、第３図は従来の半導体パターン構造の平面
図である。図において（１）は電源配練、（２１はＧＮ
Ｄ配締，（３）はシリコンゲート，（４）はウェル分前
部、（５）は出力信号線、（６）は拡散贋，（７）は低
抵抗配線、（８）は酸化膜，（９）は寄生容量、ａＯは
信号練を示す。 なお．図中同一符号は同一又は相当部分を示す。
Claims (1)
- トランジスタのゲート配線と平行に低抵抗配線を２個以
上の接点を介して接続し、信号の伝達遅れを緩和し、よ
り高速に信号を伝達する機能を備えたことを特徴とする
半導体パターン構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15877489A JPH0323652A (ja) | 1989-06-21 | 1989-06-21 | 半導体パターン構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15877489A JPH0323652A (ja) | 1989-06-21 | 1989-06-21 | 半導体パターン構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0323652A true JPH0323652A (ja) | 1991-01-31 |
Family
ID=15679049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15877489A Pending JPH0323652A (ja) | 1989-06-21 | 1989-06-21 | 半導体パターン構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0323652A (ja) |
-
1989
- 1989-06-21 JP JP15877489A patent/JPH0323652A/ja active Pending
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