JPH03237691A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はバイポーラトランジスタで構成される半導体
記憶装置に関するものである。

バッファメモリ等に使用されるＲＡＭは高速性が要求さ
れるためバイポーラトランジスタで構成されている。こ
のようなＲＡＭではその読み出し及び書込み速度を向上
させるために選択されたセルのワード線及びビット線を
介して読み出し電流及び書込み電流を流して読み出し及
び書込み動作を行なっている。このようなＲＡＭにおい
ては特に書込み速度を向上させるためにはＨレベルを書
き込む側のビット線に流れる書込み電流を大きくする必
要がある。

〔従来の技術］ バイポーラトランジスタで構成されるＲＡＭではその書
込み速度を向上させるためにワード線から当該セルを経
てＨレベルビット線に流れる書込み電流を増大させるこ
とが望ましい。すなわち、Ｈレベル書込み側ビット線の
書込み電流を増大させることは当該セルのＬレベル側に
蓄積された電荷を速やかに抜いてＬレベル書込み側をオ
フさせるに要する時間を短縮することができるからであ
る。

その従来例を第６図及び第７図に従って説明すると、上
記ＲＡＭは通常セル情報を記憶するためのセル領域ｌと
そのセル領域ｌに対するセル情報の書込み及び読み出し
を制御する制御部２とから構成されている。そのセル領
域ｌでは多数のワード線ＷＬ　１−ＷＬ　ｎがアドレス
デコーダ３に接続され、アドレス選択時にはそのアドレ
スデコーダ３の作用によりワード線ＷＬ　１−ＷＬ　ｎ
のいずれか一つがＨレベルとなり、例えばワード線ＷＬ
ＩがＨレベルとなるとそのワード線ＷＬＩに接続された
セルＳｌｌ〜Ｓｉｎのセル情報を各セルに対して一対ず
つのビット線ＢＬＩ、ＢＬ２〜ＢＬｎ−１゜ＢＬｎで読
み出しあるいは書込み可能である。なお、各セルはバイ
ポーラトランジスタによるフリップフロップ回路で構成
されている。

一対ずつのビット線及び多数のセル等で構成される各コ
ラムＣ１−Ｃｎは同一構成であるので、以下コラムＣ１
についてのみ説明する。

ビット線ＢＬＩ、ＢＬ２にはビット線選択用のマルチエ
ミッタトランジスタＴ　ｒｌ、　Ｔ　ｒ２．　Ｔ　ｒ３
゜Ｔｒ４が接続され、これらのトランジスタＴｒｌ、　
Ｔｒ２．　　Ｔ　ｒ３．　Ｔ　ｒ４はコラムデコーダか
ら各入力端子ＢＳに出力されるビット線選択信号に基い
て同期して動作する。ビット線ＢＬＩ、ＢＬ２にそのエ
ミッタが接続される一対のトランジスタＴｒ５．　Ｔｒ
６のベースは制御部２内のリードライトアンプ４に接続
され、読出及び書き込み動作時にそのリードライトアン
プ４から出力される制御信号に基づいて動作する。また
、ビット線ＢＬＩ、ＢＬ２にそのベースが接続される一
対のトランジスタＴ　ｒ７゜Ｔｒ８はそのエミッタが前
記ビット線選択信号に基いて動作するトランジスタＴｒ
９に接続され、同トランジスタＴｒ９がオンされるとビ
ット線ＢＬ　１゜ＢＬ２の電位差を検出し、制御部２内
のセンスアンプ５後に伝達する。

リードライトアンプ４にはビット線ＢＬＩ、ＢＬ２に流
す書き込み電流を制御するためのトランジスタＴｒｉｏ
　、　　Ｔｒｌｌのベースが接続されている。

トランジスタＴ　ｒｌｏのエミッタはビット線ＢＬ２に
書き込み電流ＩＷを流すためのトランジスタＴｒ３のエ
ミッタに接続され、トランジスタＴｒｌｌのエミッタは
ビット線ＢＬＩに書き込み電流ＩＷを流すためのトラン
ジスタＴｒｉのエミッタに接続されている。そして、ト
ランジスタＴｒｌＯ、Ｔｒｌｌがオンされるとトランジ
スタＴ　ｒｌ、　Ｔ　ｒ３はオフされる。

次に、このように構成されたセル領域■において例えば
セルＳｌｌからセル情報を読み出す場合を説明すると、
制御部２の入力端子Ｃ８に第７図に示すＬレベルのチッ
プセレクト信号ＳＧｌが入力されてセルＳｌｌを選択す
るアドレス選択信号が出力されると、アドレスデコーダ
３の動作によりワード線ＷＬＩがＨレベルとなるととも
にコラムデコーグから入力端子ＢＳにＨレベルの信号が
出力されてコラムＣ１が選択されることによりセルＳ１
１が選択される。

一方、第７図に示すようにＬレベルのチップセレクト信
号ＳＧＩに同期して制御部２の入力端子ＷＥにはＨレベ
ルの書込み制御信号ＳＧ２が出力されると、リードライ
トアンプ４からトランジスタＴｒｉｏ　、　Ｔｒｌｌに
Ｈレベルのベース電圧が供給されてトランジスタＴｒｌ
Ｏ、Ｔｒｌｌがオンされる。

すると、トランジスタＴｒｌＯ、Ｔｒｌｌがオンされて
トランジスタＴ　ｒｌ、　　Ｔ　ｒ３はオフされる。

これと同時に、リードライトアンプ４はビット線ＢＬＩ
、ＢＬ２に接続されたトランジスタＴ　ｒ５゜Ｔｒ６の
ベースにリードレベル（セルのＨレベル。

Ｌレベルの中間）電圧を供給する。

従って、例えばセルＳ１１が選択されてそのセル情報が
読み出される場合にはトランジスタＴ　ｒ２゜Ｔｒ４が
オンされ、例えばセル８１１内のビット線ＢＬｌ側のセ
ルがオン状態に書込まれているとワード線ＷＬＩからセ
ルＳｌｌ及びビット線ＢＬＩを経てトランジスタＴｒ２
に流れる読み出し電流ＩＲにともなってビット線ＢＬＩ
がＨレベルとなり、そのビット線ＢＬＩの電位がトラン
ジスタＴｒ７を介してセンスアンプ５で読み出される。

また、ビット線ＢＬ２には前記リードライトアンプ４の
動作によりオンされるトランジスタＴｒ６から読み出し
電流ＩＲがトランジスタＴｒ４に流れ、その読み出し電
流にともなってビット線ＢＬ２がＬレベルとなり、その
ビット線ＢＬＩ、ＢＬ２の電位差を検出し、センスアン
プ５後に伝達される。

次に、セルＳｌｌにセル情報を書込む場合を説明する。

第７図に示すように、書込み時には書込み制御信号ＳＧ
２はＬレベルとなり、その書込み制御信号ＳＧ２が制御
部２の入力端子ＷＥに入力されると、リードライトアン
プ４は制御部２の入力端子ＤＡに入力されるデータ信号
がＨレベルである場合にはトランジスタＴ　ｒ６．　Ｔ
　ｒｌｏをオンさせるとともにトランジスタＴ　ｒ５．
　Ｔ　ｒｌｌをオフさせ、Ｌレベルの場合にはこれを逆
転させる。

すなわち、セル８１１のビット線ＢＬＩ側にＨレベルの
情報を書込む場合には入力端子ＤＡにＨレベルの信号が
入力され、これに基づいてリードライトアンプ４からト
ランジスタＴ　ｒ６．　Ｔ　ｒｌＯのベースにＨレベル
の信号が人力されるとともにトランジスタＴｒ５．　Ｔ
ｒｌｌのベースにＬレベルの信号が出力される。すると
、トランジスタＴ　ｒｌ、　Ｔ　ｒ２゜Ｔ　ｒ４．　　
Ｔ　ｒ６がオンされ、Ｈレベル側ビット線ＢＬｌにはワ
ード線ＷＬＩからセルＳｌｌを経てトランジスタＴｒｉ
、　Ｔｒ２に書込み電流ＩＲ＋ＩＷが流れ、Ｌレベル側
ビット線ＢＬ２にはトランジスタＴｒ６からトランジス
タＴｒ４に書き込み電流ＩＲが流れる。

従って、上記のような構成により書込み時には読み出し
電流より大きな書込み電流ＩＲ＋ＩＷが当該セルＳｌｌ
からＨレベル側ビット線ＢＬＩに流れ、この書込み電流
ＩＲ＋ＩＷが当該セルＳｌｌのＬレベル側のトランジス
タをオフさせるための時間の短縮に寄与する。

［発明が解決しようとする課題］ 上記のような構成のＲＡＭでは、Ｈレベル側ビット線に
流す書き込み電流ＩＲ＋ＩＷを大きくしてＬレベル側ビ
ット線に流す書き込み電流ＩＲとの電流比を大きくとる
ほど書込み速度が向上するが、各ワード線にはそれぞれ
多数のビットが接続されていて、その多数ビットで同時
に書込み動作が行なわれると、各ビットで選択されるセ
ルのＨレベル側の書込み電流を増大させるにつれてその
書込み電流によりアドレスデコーダ３内で電圧降下が発
生し、各ビットの書込み側ビット線に充分に高いＨレベ
ルの電圧を供給できなくなったり、あるいはワード線か
ら各ビットに同２時に流れる大きな書込み電流により同
ワード線が断線することがある。この結果、書込み電流
の増大には限界があるため、書込み電流の増大による書
込み速度の向上にも限界があった。また、Ｌレベル側の
書き込み電流ＩＲすなわち読出電流ＩＲを少なくするこ
とにより書き込み電流比を大きくとろうとすると、読出
速度が低下するという問題点が生ずる。

この発明の目的は、アドレスデコーダ及びワード線が書
込み電流に対する負荷となること防止しながらセル情報
の書込み速度を向上させ、かつ読み出し速度を低下させ
ることのない半導体記憶装置を提供するにある。

［課題を解決するための手段］ 第１図はこの発明の原理説明図である。すなわち、その
半導体記憶装置はワード線ＷＬと一対のビット線ＢＬを
選択することにより特定のセルＳを選択し、そのビット
線ＢＬには読出動作時にそれぞれ同一の読出電流を流し
、書き込み動作時には前記一対のビット線のうち一方の
ビット線ＢＬに前記読み出し電流より大きいＨレベル側
書込み電流を流し、他方のビット線ＢＬには前記読出電
流と同一値のＬレベル側書き込み電流を流す。そして、
前記Ｈレベル測置き込み電流を流すビット線ＢＬには該
Ｈレベル測置き込み電流に加えて書き込み付加電流を該
Ｈレベル測置き込み電流を流す時間幅より短い時間幅で
一時的に付加する制御回路１１が前記一対のビット線Ｂ
Ｌに接続されている。

［作用］ 選択されたセルＳに対し書込み動作が行なわれると、Ｈ
レベル側ビット線ＢＬには通常の書き込み電流に加えて
一時的に書き込み付加電流が流されるので、読出電流を
小さくすることなく書き込み電流比を大きくすることが
でき、書き込み付加電流は瞬時に流されるので、アドレ
スデコーダあるいはワード線が書き込み電流に対する負
荷となることはない。

［実施例］ 以下、この発明を具体化した一実施例を第２図〜第５図
に従って説明する。なお、前記従来例と同−構成部分は
同一符号を付してその説明を省略し、前記従来例と同一
構成部分のみ説明する。

第２図に示すように、ビット線ＢＬＩには書込み電流あ
るいは読み出し電流を流すためにマルチエミッタ構成の
トランジスタＴｒ２１　、　　Ｔｒ２２　、　Ｔｒ２３
が接続され、ビット線ＢＬ２には同じくトランジスタＴ
ｒ２４　、　Ｔｒ２５　、　　Ｔｒ２６が接続されてい
る。そして、各トランジスタがオンされると、トランジ
スタＴｒ２３　、　Ｔｒ２６には読出電流ＩＲが流れ、
トランジスタＴｒ２２　、　Ｔｒ２５には書き込み電流
ＩＷが流れ、トランジスタＴｒ２１　、　Ｔｒ２４には
書き込み付加電流ＩＷＩが流れる。ここで電流ＩＲ。

ＩＷは前記従来例と同一値とする。そして、トランジス
タＴ　ｒ２２のエミッタにはトランジスタＴｒｉ１のエ
ミッタが接続されるとともにトランジスタＴ　ｒ２５の
エミッタにはトランジスタＴ　ｒｌＯのエミッタが接続
され、トランジスタＴｒｌＯ、Ｔｒｌｌがオンされると
トランジスタＴｒ２２　、　Ｔｒ２５はオフされるよう
になっている。

トランジスタＴｒ２１　、　Ｔｒ２４のエミッタにはト
ランジスタＴｒ２７　、　　Ｔｒ２８のエミッタが接続
され、トランジスタＴｒ２７　、　　Ｔｒ２８がオンさ
れるとトランジスタＴｒ２１　、　　Ｔｒ２４がオフさ
れるようになっている。トランジスタＴｒ２７　、　　
Ｔｒ２８のベースは制御部２内に設けられるパルス供給
回路６に接続され、そのパルス供給回路６からの出力信
号に基づいてトランジスタＴｒ２７　、　Ｔｒ２８が動
作する。

パルス供給回路６を第３図及び第４図に従って説明する
と、同パルス供給回路６のＯＲ回路７ａの入力端子は前
記入力端子Ｃ８と入力端子ＷＥに接続され、ＯＲ回路７
ｂの入力端子は前記入力端子ＤＡに接続されている。Ｏ
Ｒ回路７ａの出力端子はＰＧ（パルスゼネレータ）回路
８に接続され、そのＰＧ回路８の出力信号はＯＲ回路７
ｃ、７ｄにそれぞれ出力される。ＯＲ回路７ｂの出力信
号はＯＲ回路７ｄに出力されるとともに、ＯＲ回路７ｂ
の出力信号を反転させたＮＯＲ出力信号がＯＲ回路７Ｃ
に出力されている。そして、ＯＲ回路７ｃの出力信号は
前記トランジスタＴ　ｒ２７のベースに出力され、ＯＲ
回路７ｄの出力信号は前記トランジスタＴ　ｒ２８のベ
ースに出力されている。

ＰＧ回路８を第４図に従って説明すると、入力端子Ｔｉ
には３段のＮＯ’Ｒ回路９ａ、９ｂ、９ｃが直列に接続
され、そのＮＯＲ回路９Ｃの出力信号は偶数段のＮＯＲ
回路９ｄ〜９ｎを介してＮＡＮＤ回路１０ａに出力され
るとともに、ＮＡＮＤ回路１０ｂに直接出力されている
。そして、各ＮＡＮＤ回路１０ａ、１０ｂの出力信号は
それぞれ他のＮＡＮＤ回路に入力され、ＮＡＮＤ回路ｌ
Ｏｂの出力信号が出力端子Ｔｏから出力される。

従って、このようなＰＧ回路８では入力端子ＴｉにＨレ
ベルの人力信号が人力されていると、出力端子ＴｏにＨ
レベルの信号が出力され、その入力信号がＨレベルから
Ｌレベルに移行するとＮＯＲ回路９ａ〜９ｃの動作時間
分だけ遅れて出力端子Ｔｏから出力される出力信号がＨ
レベルからＬレベルに移行し、さらにＮＯＲ回路９ｄ〜
９ｎの動作時間分だけ遅れてＨレベルに復帰する。また
、入力端子Ｔｉに入力される入力信号がＬレベルからＨ
レベルに移行する場合は出力端子ＴＯから出力される出
力信号はＨレベルに固定されている。

次に、上記のように構成されたＲＡＭの動作を説明する
。

まず、セルＳｌｌが選択されてそのセルＳｌｌのセル情
報を読み出す場合を説明する。

この場合にはアドレスデコーダ３によりワード線ＷＬＩ
がＨレベルとなるとともに、コラムデコーダにより入力
端子ＢＳにＨレベルの人力信号が入力される。また、前
記従来例と同様に制御部２の入力端子Ｃ８にＬレベルの
チップセレクト信号Ｓ６１が入力されるとともに入力端
子ＷＥにＨレベルの書込み制御信号ＳＧ２が入力される
。すると、制御部２の入力端子ＤＡに入力されるデータ
信号がＨレベルかＬレベルかに関わらずパルス供給回路
６のＯＲ回路７ｃ、７ｄからＨレベルの信号が出力され
、その出力信号に基づいてトランジスタＴｒ２７　、　
Ｔｒ２８がともにオンされ、リードライトアンプ４から
トランジスタＴｒｌＯ、ＴｒｌｌにＨレベルのベース電
圧が供給されてトランジスタＴｒｌＯ、Ｔｒｌｌがオン
される。

また、制御部２によりトランジスタＴ　ｒ５．　Ｔ　ｒ
６のベースにはＨレベルとＬレベルの中間レベルのベー
ス電圧（読み出しレベル）が入力される。

従って、上記のような状態ではコラムＣＩにおいてトラ
ンジスタＴｒ２３　、　Ｔｒ２６がオンされ、例えばセ
ルＳｌｌにはビット線ＢＬ２側にＨレベルのセル情報が
格納されているとすると、第５図に示すようにビット線
ＢＬＩにはトランジスタＴｒ５からトランジスタＴ　ｒ
２３を経る読み出し電流ＩＲが流れ、ビット線ＢＬ２に
はワード線ＷＬＩからセルＳｌｌ及びトランジスタＴ　
ｒ２６を経る読み出し電流ＩＲが流れる。この結果、ビ
ット線ＢＬＩ、　ＢＬ２には前記従来例と同様な読出電
流ＩＲが流され、この読出電流ＩＲに基づいてセル情報
が前記従来例と同様な読出速度でトランジスタＴｒ７．
Ｔｒ８を介してセンスアンプ５に読み出される。

次に、この状態からセルＳｌｌのセル情報を反転させる
書込み動作に移る場合を説明する。

さて、書込み動作への移行にともなって入力端子ＷＥに
Ｌレベルの書込み制御信号ＳＧ２が入力され、かつセル
Ｓｌｌのビット線ＢＬＩ側にＨレベルを書き込むために
制御部２の入力端子ＤＡにＨレベルの信号が入力される
と、リードライトアンプ４からトランジスタＴ　ｒｌＯ
のベースにはＨレベル、ト・ランジスタＴｒｌｌのベー
スにはＬレベルの信号が入力されてトランジスタＴ　ｒ
ｌＯはオンされ、トランジスタＴｒｌｌはオフされる。

すると、トランジスタＴｒ２２　、　Ｔｒ２３　、　Ｔ
ｒ２６がオンされ、第５図に示すようにビット線ＢＬＩ
に流れる電流はＩＲ＋ＩＷに増大され、ビット線ＢＬ２
に流れる電流はＩＲに維持される。

この状態からＰＧ回路８のＮＯＲ回路９ａ、９ｂ、９ｃ
の信号伝達時間にほぼ相当する遅れ時間ｔｌ後にパルス
供給回路６のＯＲ回路７ｃからＬレベルの信号がトラン
ジスタＴ　ｒ２７のベースに出力されて同トランジスタ
Ｔ　ｒ２７がオフされ、トランジスタＴｒ２１がオンさ
れる。すると、第５図に示すようにビット線ＢＬＩに流
れる電流は書き込み付加電流が付加されてＩＲ＋ＩＷ＋
ＩＷｌに増大され、この状態がＰＧ回路８の偶数段のＮ
ＯＲ回路９ｄ〜９ｎの信号伝達時間にほぼ相当する遅れ
時間ｔ２間だけ継続し、その後は再びトランジスタＴ　
ｒ２７がオンされてトランジスタＴ　ｒ２１がオフされ
、ビット線ＢＬＩに流れる電流はＩＲ＋’ＩＷに復帰す
る。なお、書き込み電流ＩＲ＋ＩＷを流す最小時間を例
えばＴＷＷ規格で１０ｎｓとしたときには書き込み付加
電流を付加する時間ｔ２は８ｎｓ程度となるようにＰＧ
回路８のＮＯＲ回路９ｄ〜９ｎの段数を調整する。また
、ビット線ＢＬ２側にＨレベルのセル情報を書き込む場
合には入力端子ＤＡにＬレベルの信号が入力されてトラ
ンジスタＴｒｌＯ、Ｔｒｌｌの動作及びトランジスタＴ
ｒ２７　、　Ｔｒ２８の動作が逆転してビット線ＢＬ２
側に大きな書き込み電流が流れることになる。

以上のようにこのＲＡＭでは、各セルに対し書込み動作
を行なう場合にはＨレベルのセル情報を書き込む側のビ
ット線には通常の書き込み電流ＩＲ＋ＩＷに加えてＰＧ
回路８で形成されるパルス信号に基づいてより大きな書
き込み電流ＩＲ＋ＩＷ＋ＩＷ１が一時的に流される。こ
の結果、特にセル情報を反転させるような書込み動作を
行なう場合にはセル内でオン状態にあるトランジスタの
蓄積電荷を速やかに抜いてセル内でそれまでオン状態に
あったＬレベル側のトランジスタを速やかにオフさせ、
Ｈレベル側のトランジスタを速やかにオンさせることが
できるので、書き込み速度を向上させることができる。

そして、大きな書き込み電流ＩＲ＋ＩＷ＋ＩＷ１は通常
の書き込み電流ＩＲ＋ＩＷを流す時間より短い時間で一
時的に流されるため、アドレスデコーダ３及びワード線
ＷＬＩが書き込み電流ＩＲ＋ＩＷ＋ＩＷ１に対する負荷
となることはない。

［発明の効果コ 以上詳述したように、この発明はワード線あるいはアド
レスデコーダが書込み電流に対する負荷となることを防
止しながらセル情報の書込み速度を向上させ、かつ読み
出し速度を低下させることのない半導体記憶装置を提供
することができる優れた効果を発揮する。

【図面の簡単な説明】

第１図はこの発明の原理説明図、 第２図はこの発明を具体化した半導体記憶装置の一実施
例を示す回路図、 第３図はそのパルス供給回路を示す回路図、第４図はパ
ルス供給回路内のＰＧ回路を示す回路図、 第５図は一実施例の動作を示す波形図、第６図はこの発
明に関する従来例を示す回路図、第７図は従来例の動作
を示す波形図である。 第１図 本発明の原理説明図 図中、 ＷＬはワード線、 ＢＬはビット線、 Ｓはセル、 １１は制御回路である。 第３図 パルスｌＩ絽回路を示す回ｖＡ図 第　４　図 ＰＧ回路を示す回路図 ６８１− 第　５　図 一実施例の動作を示す波形図 第６図 ｆｌ寮例を示す回路図 第７図 従来例のｉｈ作を示す濃形図

Claims (1)

1. 【特許請求の範囲】 １、ワード線（ＷＬ）と一対のビット線（ＢＬ）を選択
   することにより特定のセル（Ｓ）を選択し、そのビット
   線（ＢＬ）には読出動作時にそれぞれ同一の読出電流を
   流し、書き込み動作時には前記一対のビット線のうち一
   方のビット線（ＢＬ）に前記読み出し電流より大きいＨ
   レベル側書込み電流を流し、他方のビット線（ＢＬ）に
   は前記読出電流と同一値のＬレベル側書き込み電流を流
   す半導体記憶装置であって、 前記Ｈレベル側書き込み電流を流すビット線（ＢＬ）に
   は該Ｈレベル側書き込み電流に加えて書き込み付加電流
   を該Ｈレベル側書き込み電流を流す時間幅より短い時間
   幅で一時的に付加する制御回路（１１）を前記一対のビ
   ット線（ＢＬ）に接続したことを特徴とする半導体記憶
   装置。