JPH0778482A - 半導体記憶回路 - Google Patents

Abstract

(57)【要約】 【目的】 書込み動作を高速化するとともに、トータル
の書込みサイクルタイムを短縮する。 【構成】 パルス作成回路２のゲート回路２０は入力さ
れたライトパルス信号ＷＰから正転信号と反転信号とを
生成してアンド回路２２及び遅延回路２１に夫々出力す
る。遅延回路２１は反転信号を所定時間遅延し、遅延し
た信号ＷＰ2 をアンド回路２２に出力する。アンド回路
２２は正転信号ＷＰ1 と遅延回路２１で遅延された信号
ＷＰ2 とのアンドをとり、ライトパルス信号ＷＰよりも
短いパルス幅を持った信号ＷＰ3 を生成してカレントス
イッチ制御回路４に出力する。カレントスイッチ制御回
路４はパルス作成回路２からの信号ＷＰ3 とライトデー
タ信号ＷＤとをカレントスイッチ制御信号ＷＩＡ，ＷＩ
Ｂに変換し、カレントスイッチ回路５，６に出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶回路に関し、
特にＰＮＰ負荷型バイポーラ構成の半導体記憶回路に関
する。

【０００２】

【従来の技術】ＰＮＰ負荷型のメモリセルは例えばＳＢ
Ｄ負荷型のメモリセルに比べて面積が小さく、ソフトエ
ラーに強く、消費電力が少ない等の利点があるため、比
較的高集積を必要とするＲＡＭに採用されている。しか
しながら、ＰＮＰ負荷型のメモリセルではＰＮＰトラン
ジスタを飽和状態で使用するので、書込み速度が遅いと
いう短所がある。

【０００３】ＰＮＰ負荷型のメモリセルにおいては、図
４に示すように、ＰＮＰトランジスタＱ1 ，Ｑ2 と出力
トランジスタＱ3 〜Ｑ6 とによってフリップフロップ構
成のメモリセルが構成されている。ここで、Ｃ1 〜Ｃ4
はこのメモリセルの持つ寄生容量であり、Ｑ7 ，Ｑ8 は
書込みトランジスタである。

【０００４】また、ＰＮＰ負荷型のメモリセルではＰＮ
ＰトランジスタＱ1 及び出力トランジスタＱ3 、ＰＮＰ
トランジスタＱ2 及び出力トランジスタＱ4 によって夫
々ＰＮＰＮ構成の半セルを構成し、互いのベースとコレ
クタとを交差接続することでデータ保持を可能としてい
る。

【０００５】出力トランジスタＱ3 及び書込みトランジ
スタＱ7 、出力トランジスタＱ4 及び書込みトランジス
タＱ8 は夫々電流源ＩRW1 ，ＩRW2 とカレントスイッチ
回路を構成している。これら書込みトランジスタＱ7 ，
Ｑ8 のベース信号ＷＣＡ，ＷＣＢを変化させることで、
メモリセルへの書込みが行われる。

【０００６】ＰＮＰ負荷型メモリセルへの書込みは寄生
容量Ｃ1 〜Ｃ4 の電荷の充電及び放電によって説明する
ことができる。ここでは書込み条件が最も厳しい読出し
直後の反転データの書込みについて以下説明する。

【０００７】メモリセルへの書込みの初期状態におい
て、メモリセルが読出し状態にあるとすると、左側のＰ
ＮＰＮ構成の半セルに読出し電流が流れており、ＰＮＰ
トランジスタＱ1 が深い飽和領域のオン状態にある。ま
た、右側のビット線ＤＢには書込みトランジスタＱ8 か
ら読出し電流が流れている。

【０００８】この状態ではセルベース電位ＣＡがロウレ
ベルを保持し、セルベース電位ＣＢがハイレベルを保持
し、ベース信号ＷＣＡ，ＷＣＢはそれらの中間電位に位
置している。

【０００９】このとき、寄生容量Ｃ1 にはＰＮＰトラン
ジスタＱ1 の順バイアスに対応した拡散容量に大量の電
荷が蓄積され、寄生容量Ｃ2 にはＰＮＰトランジスタＱ
2 の順バイアスに対応した拡散容量に僅かな電荷が蓄積
されている。

【００１０】また、寄生容量Ｃ3 にはセルベース電位Ｃ
Ａ，ＣＢ間の電位差に対応した拡散容量に大量の電荷が
蓄積され、寄生容量Ｃ4 にはセルベース電位ＣＡ，ＣＢ
間の電位差に対応した拡散容量に僅かな電荷が蓄積され
ている。

【００１１】メモリセルの書込み動作の前半領域ｔ1 で
は、反転データを書込むためにベース信号ＷＣＡをセル
ベース電位ＣＢよりもハイレベルにし、ベース信号ＷＣ
Ｂをセルベース電位ＣＡよりもロウレベルにする。

【００１２】右側のＰＮＰＮ構成の半セルではベース信
号ＷＣＢがロウレベルになるために出力トランジスタＱ
4 がオンとなるが、この書込み電流はまず寄生容量Ｃ3
，Ｃ4 の放電電流からなる。寄生容量Ｃ2 の充電が進
むにつれてＰＮＰトランジスタＱ2 のベース電流が支配
的になる。これによって、セルベース電位ＣＢがロウレ
ベルに下がっていく。

【００１３】左側のビット線ＤＡでは書込みトランジス
タＱ7 が一気にオン状態になって書込み電流が切替わる
が、飽和時の寄生容量Ｃ1 の蓄積電荷が保持されたまま
なので、セルベース電位ＣＢはロウレベルを継続したま
まである。

【００１４】上記の如く、ＰＮＰトランジスタＱ1 ，Ｑ
2 がオン状態となり、セルベース電位ＣＡ，ＣＢがとも
にロウレベルとなるまでの期間がメモリセルの書込み動
作の前半領域ｔ1 である。

【００１５】メモリセルの書込み動作の後半領域ｔ2 で
は、書込みを完了させるのにＰＮＰトランジスタＱ1 を
オフにしなければならず、そのためには寄生容量Ｃ3 ，
Ｃ4の充電及び寄生容量Ｃ1 の放電が必要である。これ
らの充電及び放電電流はＰＮＰトランジスタＱ2 のコレ
クタから供給される。

【００１６】これらの充電及び放電によってセルベース
電位ＣＡの電位がロウレベルからハイレベルに遷移す
る。このメモリセルの書込み動作の前半領域ｔ1 からセ
ルベース電位ＣＡの電位がハイレベルに遷移するまでの
期間がメモリセルの書込み動作の後半領域ｔ2 である。

【００１７】上述した寄生容量Ｃ1 〜Ｃ4 の充電及び放
電が終了すると、メモリセルへの反転データの書込みが
終了する。

【００１８】このように、書込み動作は寄生容量Ｃ1 〜
Ｃ4 の充電及び放電の動きとして等価的に表されるの
で、書込み動作を高速にする対策としては充電及び放電
を加速させることが考えられる。

【００１９】そこで、読出し時の電流よりも書込み時の
電流を増加させることで書込み時間を短縮する方法が考
えられている。この方法としては、特開昭５８−７０４
８３号公報に開示された技術等がある。

【００２０】この書込み動作の高速化の方法としては、
図５に示すように、ビット線ＤＡ，ＤＢに接続されたカ
レントスイッチ回路５，６によってメモリセル（ＭＣ）
７−１〜７−ｍから流れる電流を切替えることで、書込
み時にメモリセル７−１〜７−ｍから流れる電流を読出
し時の電流よりも大きくするようにする方法がある。

【００２１】この場合、ビット線ＤＡ，ＤＢはビット線
選択スイッチＱSW1 ，ＱSW2 を経て定電流源ＩR1，ＩR2
に接続されるとともに、カレントスイッチ回路５，６を
経て書込み電流源ＩW1，ＩW2に接続されている。

【００２２】書込み制御部１０はライトパルス信号ＷＰ
及びライトデータ信号ＷＤが書込み制御回路（ＷＣ）３
で変換された書込み制御信号ＷＣＡ，ＷＣＢによってメ
モリセル７−１〜７−ｍに書込みのタイミングと情報と
を伝達する。

【００２３】また、書込み制御部１０はライトパルス信
号ＷＰ及びライトデータ信号ＷＤがカレントスイッチ制
御回路（ＷＩ）４で変換されたカレントスイッチ制御信
号ＷＩＡ，ＷＩＢによってカレントスイッチ回路５，６
を制御する。

【００２４】書込み制御回路３及びカレントスイッチ制
御回路４によるライトパルス信号ＷＰ及びライトデータ
信号ＷＤの書込み制御信号ＷＣＡ，ＷＣＢ及びカレント
スイッチ制御信号ＷＩＡ，ＷＩＢへの変換は振幅及びレ
ベル変換のみが目的で行われる。

【００２５】これら書込み制御信号ＷＣＡ，ＷＣＢ及び
カレントスイッチ制御信号ＷＩＡ，ＷＩＢは、図６に示
すように、夫々の前後縁のタイミングが同一であるの
で、この時間内においてはカレントスイッチ回路５，６
が切替わってメモリセル７−１〜７−ｍの書込み電流が
増加する。尚、８−１〜８−ｎは各々メモリセル７−１
〜７−ｍからなるメモリセル列である。

【００２６】

【発明が解決しようとする課題】寄生容量の充電及び放
電で等価的に表されるメモリセルの書込み動作において
は、ＰＮＰトランジスタの電流増幅率β_PNP が大きく影
響している。書込み動作の前半領域ｔ1 ではセルベース
電位ＣＢをハイレベルからロウレベルに遷移させるため
に寄生容量Ｃ3 を放電させなければならない。したがっ
て、オン状態のＰＮＰトランジスタＱ1 のコレクタから
の供給は少ないほうが、つまり電流増幅率β_PNP が小さ
い方がよい。

【００２７】一方、書込み動作の後半領域ｔ2 ではセル
ベース電位ＣＡをハイレベルに遷移させるために寄生容
量Ｃ1 の放電と寄生容量Ｃ3 の充電とを、すでにオン状
態にあるＰＮＰトランジスタＱ2 のコレクタから供給す
る必要がある。

【００２８】したがって、書込み動作の後半領域ｔ2 で
は電流増幅率β_PNP が大きいのが望ましい。つまり、書
込み動作の高速化のためには大電流域の電流増幅率β
_PNP に書込み動作の前半領域ｔ1 と書込み動作の後半領
域ｔ2 とで相反する特性が要求される。

【００２９】しかしながら、メモリセルに採用されるＰ
ＮＰトランジスタの特性は大電流域において電流が大き
くなるほど電流増幅率β_PNP が小さくなるため、書込み
パルスと同じタイミングで書込み電流を増やす従来の方
法では書込み電流が増加することによって書込み期間
中、常に電流増幅率β_PNP が小さくなっている。よっ
て、書込み動作の前半領域ｔ1 では書込み動作が速くな
るが、書込み動作の後半領域ｔ2 では書込み動作が遅く
なる。

【００３０】現在では書込み時間の内訳において、書込
み動作の後半領域ｔ2 の方が支配的となってきているの
で、書込み時間をトータルで考えると、書込み時の電流
を大幅に増加させても更なる高速化が難しいという問題
がある。

【００３１】また、従来の方法ではワードドライバ出力
トランジスタやメモリセル中のＰＮＰトランジスタの順
方向電圧ＶBEが増大し、メモリセル電位がその分下降す
る。書込み動作の後半領域ｔ2 においてはメモリセルの
充電及び放電が終了した後も、この電位降下によってメ
モリセル内の電位が正常なレベルに回復せず、下がった
ままの状態となる。

【００３２】この状態で書込み動作から読出し動作に戻
すと、下がっていたハイレベル側のメモリセルの電位が
回復して安定するまでの時間、いわゆるリカバリタイム
を充分に取らなければならなくなり、トータルの書込み
サイクルタイムが増加するという問題がある。さらに、
出力波形がリンギングを出す等の問題もある。

【００３３】そこで、本発明の目的は上記問題点を解消
し、書込み動作を高速化することができるとともに、ト
ータルの書込みサイクルタイムを短縮することができる
半導体記憶回路を提供することにある。

【００３４】

【課題を解決するための手段】本発明による半導体記憶
回路は、書込みパルス信号に応答してメモリ素子に流れ
る書込み電流によってデータの書込みが行われる半導体
記憶回路であって、前記書込み電流を前記メモリ素子に
対するデータの読出し時に流れる電流よりも増加させる
手段と、前記書込み電流の増加時間が前記書込みパルス
信号のパルス幅よりも短い時間となるように制御する制
御手段とを備えている。

【００３５】本発明による他の半導体記憶回路は、各々
のベースとコレクタとが互いに交差接続された一対の駆
動トランジスタ素子と、この駆動トランジスタのコレク
タに負荷として接続されたＰＮＰトランジスタ素子とか
らなりかつ各々がマトリクス状に配置された複数のメモ
リセルと、前記複数のメモリセルのうち同一列のメモリ
セルの前記駆動トランジスタ素子のエミッタが共通接続
された一対のビット線と、前記一対のビット線に夫々エ
ミッタを接続した一対の書込みトランジスタと、前記一
対のビット線に夫々電流を供給する電流源とを有し、前
記一対の書込みトランジスタのベースにパルス状の信号
を与えることで前記一対の書込みトランジスタをオンオ
フさせて前記メモリセルに対する書込み制御を行う半導
体記憶回路であって、前記書込み時に前記メモリセルか
ら電流を流す側のビット線の書込み電流を読出し時の電
流よりも増加させる手段と、前記書込み電流を増加させ
る時間が前記書込みトランジスタのベースに与えるパル
ス状の信号のパルス幅よりも短くなるよう制御する手段
とを備えている。

【００３６】

【実施例】次に、本発明について図面を参照して説明す
る。

【００３７】図１は本発明の一実施例の構成を示す回路
図である。図において、本発明の一実施例は書込み制御
部１内にパルス作成回路（ＰＧ）２を設けた以外は図５
に示す従来例と同様の構成となっており、同一構成要素
には同一符号を付してある。また、それら同一構成要素
の動作は従来例の動作と同様である。

【００３８】パルス作成回路２のゲート回路２０は入力
されたライトパルス信号ＷＰから正転信号と反転信号と
を生成し、正転信号ＷＰ1 をアンド回路２２に出力する
とともに、反転信号を遅延回路（Ｄｅｌａｙ）２１に出
力する。

【００３９】遅延回路２１はゲート回路２０から入力し
た反転信号を所定時間遅延し、遅延した信号ＷＰ2 をア
ンド回路２２に出力する。アンド回路２２はゲート回路
２０からの正転信号ＷＰ1 と遅延回路２１で遅延された
信号ＷＰ2 とのアンドをとり、ライトパルス信号ＷＰよ
りも短いパルス幅を持った信号ＷＰ3 を生成してカレン
トスイッチ制御回路４に出力する。図２のタイミングチ
ャートはこのアンド回路２２による信号ＷＰ3 の生成動
作を示している。

【００４０】カレントスイッチ制御回路４はパルス作成
回路２からの信号ＷＰ3 とライトデータ信号ＷＤとをカ
レントスイッチ制御信号ＷＩＡ，ＷＩＢに変換し、カレ
ントスイッチ回路５，６に出力する。

【００４１】カレントスイッチ回路５，６はカレントス
イッチ制御信号ＷＩＡ，ＷＩＢによって制御され、メモ
リセル７−１〜７−ｍに対する書込み動作時にビット線
ＤＡ，ＤＢの一方の電流を増加させる。このとき、電流
の増加時間はパルス作成回路２からの信号ＷＰ3 のパル
ス幅がライトパルス信号ＷＰよりも短いため、書込み時
間よりも短くなる。

【００４２】すなわち、電流が増加することで高速化さ
れるのは書込み動作の前半領域ｔ1であるので、書込み
動作の前半領域ｔ1 が終了するまではパルス作成回路２
からの信号ＷＰ3 のパルスが必要である。この信号ＷＰ
3 のパルスは書込み動作の後半領域ｔ2 では不要なの
で、書込み動作の前半領域ｔ1 が終了した直後に終了す
るようにしてある。

【００４３】図３は本発明の他の実施例の構成を示す回
路図である。図において、本発明の他の実施例は１つの
カレントスイッチ回路９にした以外は図１に示す本発明
の一実施例と同様の構成となっており、同一構成要素に
は同一符号を付してある。また、それら同一構成要素の
動作は従来例の動作と同様である。

【００４４】カレントスイッチ制御回路４はメモリセル
７−１〜７−ｍに対する読出し時に、カレントスイッチ
制御信号ＷＩＡ，ＷＩＢを同じレベルとなるように作成
し、ビット線ＤＡ，ＤＢに流れる電流が同じになるよう
にする。

【００４５】また、カレントスイッチ制御回路４はメモ
リセル７−１〜７−ｍに対する書込み時に、カレントス
イッチ制御信号ＷＩＡ，ＷＩＢの一方をパルス作成回路
２からの信号ＷＰ3 のパルスを基に作成し、カレントス
イッチ回路９のトランジスタＱ9 ，Ｑ10の一方を書込み
時間よりも短い時間オンとする。これによって、ビット
線ＤＡ，ＤＢの一方に流れる電流が書込み時間よりも短
い時間増加される。

【００４６】このように、パルス作成回路２及びカレン
トスイッチ制御回路４によって、メモリセル７−１〜７
−ｍに対する書込み動作の前半領域ｔ1 のみ書込み電流
が増加するように制御することによって、書込み動作の
前半領域ｔ1 の書込み動作を速くすることができるとと
もに、書込み動作の後半領域ｔ2 の書込み動作も速くす
ることができる。

【００４７】また、メモリセル７−１〜７−ｍの電位の
正常なレベルへの遷移をＤＣ的に加速できるので、リカ
バリタイムを短縮することができ、トータルの書込みサ
イクルタイムを大幅に短縮することができる。

【００４８】

【発明の効果】以上説明したように本発明によれば、書
込みパルス信号に応答してメモリ素子に流れる書込み電
流を、書込みパルス信号のパルス幅よりも短い時間だけ
メモリ素子に対するデータの読出し時に流れる電流より
も増加させることによって、書込み動作を高速化するこ
とができるとともに、トータルの書込みサイクルタイム
を短縮することができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示す回路図である。

【図２】図１のアンド回路によるパルス信号の生成動作
を示すタイミングチャートである。

【図３】本発明の他の実施例の構成を示す回路図であ
る。

【図４】ＰＮＰ負荷型メモリセルの書込み動作を説明す
るための図である。

【図５】従来例の構成を示す回路図である。

【図６】図５の書込み制御信号及びカレントスイッチ制
御信号を示すタイミングチャートである。

【符号の説明】

１ 書込み制御部 ２ パルス作成回路 ３ 書込み制御回路 ４ カレントスイッチ制御回路 ５，６，９ カレントスイッチ回路 ７−１〜７−ｍ メモリセル ８−１〜８−ｎ メモリセル列

Claims (4)

【特許請求の範囲】
1. 【請求項１】 書込みパルス信号に応答してメモリ素子
   に流れる書込み電流によってデータの書込みが行われる
   半導体記憶回路であって、前記書込み電流を前記メモリ
   素子に対するデータの読出し時に流れる電流よりも増加
   させる手段と、前記書込み電流の増加時間が前記書込み
   パルス信号のパルス幅よりも短い時間となるように制御
   する制御手段とを有することを特徴とする半導体記憶回
   路。
2. 【請求項２】 前記制御手段は、前記書込みパルス信号
   と当該書込みパルス信号を反転遅延した信号とを論理演
   算し、その演算結果から前記書込み電流の増加時間を制
   御するための信号を生成する手段を含むことを特徴とす
   る請求項１記載の半導体記憶回路。
3. 【請求項３】 各々のベースとコレクタとが互いに交差
   接続された一対の駆動トランジスタ素子と、この駆動ト
   ランジスタのコレクタに負荷として接続されたＰＮＰト
   ランジスタ素子とからなりかつ各々がマトリクス状に配
   置された複数のメモリセルと、前記複数のメモリセルの
   うち同一列のメモリセルの前記駆動トランジスタ素子の
   エミッタが共通接続された一対のビット線と、前記一対
   のビット線に夫々エミッタを接続した一対の書込みトラ
   ンジスタと、前記一対のビット線に夫々電流を供給する
   電流源とを有し、前記一対の書込みトランジスタのベー
   スにパルス状の信号を与えることで前記一対の書込みト
   ランジスタをオンオフさせて前記メモリセルに対する書
   込み制御を行う半導体記憶回路であって、前記書込み時
   に前記メモリセルから電流を流す側のビット線の書込み
   電流を読出し時の電流よりも増加させる手段と、前記書
   込み電流を増加させる時間が前記書込みトランジスタの
   ベースに与えるパルス状の信号のパルス幅よりも短くな
   るよう制御する手段とを含むことを特徴とする半導体記
   憶回路。
4. 【請求項４】 前記制御する手段は、前記パルス状の信
   号と当該パルス状の信号を反転遅延した信号とを論理演
   算し、その演算結果を基に前記書込み電流を増加させる
   時間を制御する手段を含むことを特徴とする請求項３記
   載の半導体記憶回路。