JPH03286331A - デイジタル信号処理装置 - Google Patents
デイジタル信号処理装置Info
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- JPH03286331A JPH03286331A JP2087782A JP8778290A JPH03286331A JP H03286331 A JPH03286331 A JP H03286331A JP 2087782 A JP2087782 A JP 2087782A JP 8778290 A JP8778290 A JP 8778290A JP H03286331 A JPH03286331 A JP H03286331A
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- Japan
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- clock pulse
- arithmetic processing
- digital signal
- dsp
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- 230000001360 synchronised effect Effects 0.000 claims abstract description 6
- 230000004044 response Effects 0.000 abstract description 9
- 230000005236 sound signal Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- Executing Machine-Instructions (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はディジタル信号処理装置に関する。
背景技術
近時、アナログ信号をディジタル化した信号を高速で四
則演算等の演算処理することにより、回路動作と等価な
出力を得ることができるＤＳＰ（ディジタル信号プロセ
ッサ）が知られている。
則演算等の演算処理することにより、回路動作と等価な
出力を得ることができるＤＳＰ（ディジタル信号プロセ
ッサ）が知られている。
ＤＳＰは入力されたディジタル信号を演算処理手段によ
り演算処理する。演算処理手段は基本的には例えば、入
力ディジタル信号データを記憶するデータメモリ及び複
数の係数データを記憶する係数メモリを備え、プログラ
ムに従ってデータメモリ及び係数メモリから信号データ
及び係数データを順次読み出して乗算器にてそれらデー
タ値を乗算し、乗算される毎の乗算結果の値を累算する
ようになっている。係数メモリに記憶される係数データ
は外部のマイクロコンピュータにより書き込み制御され
、演算処理の内容、例えば、演算処理により得られる信
号に施すフィルタ特性を変化させる時に書き換えられる
。この演算処理手段の処理結果のデータは出力レジスタ
を介して出力される。
り演算処理する。演算処理手段は基本的には例えば、入
力ディジタル信号データを記憶するデータメモリ及び複
数の係数データを記憶する係数メモリを備え、プログラ
ムに従ってデータメモリ及び係数メモリから信号データ
及び係数データを順次読み出して乗算器にてそれらデー
タ値を乗算し、乗算される毎の乗算結果の値を累算する
ようになっている。係数メモリに記憶される係数データ
は外部のマイクロコンピュータにより書き込み制御され
、演算処理の内容、例えば、演算処理により得られる信
号に施すフィルタ特性を変化させる時に書き換えられる
。この演算処理手段の処理結果のデータは出力レジスタ
を介して出力される。
ところで、ＤＳＰにおいては内部のクロック発生器から
発生されるクロックパルスに同期して各構成素子が動作
しており、このクロックパルスは短時間に多くのステッ
プの動作を要求されるオーディオデータ等のデータを扱
う場合には高速にする必要がある。しかしながら、クロ
ックパルスの周波数が高いとＤＳＰからデータが高速で
出力されるので、通常のマイクロコンピュータではその
出力データを直接読む取ることができずＤＳＰの処理結
果に応じた係数メモリの係数データの書換え等のＤＳＰ
の制御をすることができないという問題点があった。
発生されるクロックパルスに同期して各構成素子が動作
しており、このクロックパルスは短時間に多くのステッ
プの動作を要求されるオーディオデータ等のデータを扱
う場合には高速にする必要がある。しかしながら、クロ
ックパルスの周波数が高いとＤＳＰからデータが高速で
出力されるので、通常のマイクロコンピュータではその
出力データを直接読む取ることができずＤＳＰの処理結
果に応じた係数メモリの係数データの書換え等のＤＳＰ
の制御をすることができないという問題点があった。
発明の概要
［発明の目的コ
本発明の目的は、ＤＳＰから出力されるデータを直接読
み取ってＤＳＰの処理結果に応してＤＳＰを制御するこ
とを可能にするディジタル信号処理装置を提供すること
である。
み取ってＤＳＰの処理結果に応してＤＳＰを制御するこ
とを可能にするディジタル信号処理装置を提供すること
である。
［発明の構成］
本発明のディジタル信号処理装置は、入力ディジタル信
号を所定のプログラムに従って演算処理して出力する演
算処理手段と、該演算処理手段の出力データを保持し供
給されるクロックパルスに同期したタイミングで保持デ
ータを出力する保持手段と、演算処理手段の動作タイミ
ングに同期した第１クロックパルスを保持手段に供給す
るクロックパルス発生手段とを備えたディジタル信号処
理装置であり、クロックパルス発生手段が切換指令に応
じて第１クロックパルスより周波数が低い第２クロック
パルスを保持手段に供給することを特徴としている。
号を所定のプログラムに従って演算処理して出力する演
算処理手段と、該演算処理手段の出力データを保持し供
給されるクロックパルスに同期したタイミングで保持デ
ータを出力する保持手段と、演算処理手段の動作タイミ
ングに同期した第１クロックパルスを保持手段に供給す
るクロックパルス発生手段とを備えたディジタル信号処
理装置であり、クロックパルス発生手段が切換指令に応
じて第１クロックパルスより周波数が低い第２クロック
パルスを保持手段に供給することを特徴としている。
実施例
以下、本発明の実施例を図面を参照しつつ詳細に説明す
る。
る。
第１図に示した本発明の一実施例たるデインタル信号処
理装置においては、アナログオーディオ信号がＡ／Ｄ変
換器１に供給されてディジタル信号に変換される。Ａ／
Ｄ変換器１の出力にはＤＳＰ２が接続されている。ＤＳ
Ｐ２は供給されたディジタル信号データをプログラムに
従って演算処理する演算処理部３と、後述のマイクロコ
ンピュータ７から供給される係数データ、信号遅延時間
データ及びプログラムからなるデータ、演算処理の開始
指令や停止指令を演算処理部３に中継供給するインター
フェース４と、演算処理部３から出力された演算結果を
保持する出力レジスタ５．６とを備えている。出力レジ
スタ６のデータ出力時のシフトはＭＰＸ （マルチプレ
クサ）８から供給されるクロックパルスに同期して行な
われる。ＭＰＸ８には第１及第２クロックパルスが供給
されており、その第１及第２クロックパルスのいずれか
一方がマイクロコンピュータ７からの指令に応じて選択
出力される。第１クロックパルスは演算処理部３の動作
タイミングを司るパルスでありクロック発生器１２から
発生される。第２クロックパルスはマイクロコンピュー
タ７の動作タイミングを司るパルスであり、その周波数
は第１クロックパルスより低い。出力レジスタ５には第
１クロックパルスが供給される。出力レジスタ５，６に
はＤ／Ａ変換器９，１０が接続されており、Ｄ／Ａ変換
器９．１０は供給されるディジタル信号をアナログ信号
に変換する。また出力レジスタ６の出力はマイクロコン
ピュータ７に接続されている。
理装置においては、アナログオーディオ信号がＡ／Ｄ変
換器１に供給されてディジタル信号に変換される。Ａ／
Ｄ変換器１の出力にはＤＳＰ２が接続されている。ＤＳ
Ｐ２は供給されたディジタル信号データをプログラムに
従って演算処理する演算処理部３と、後述のマイクロコ
ンピュータ７から供給される係数データ、信号遅延時間
データ及びプログラムからなるデータ、演算処理の開始
指令や停止指令を演算処理部３に中継供給するインター
フェース４と、演算処理部３から出力された演算結果を
保持する出力レジスタ５．６とを備えている。出力レジ
スタ６のデータ出力時のシフトはＭＰＸ （マルチプレ
クサ）８から供給されるクロックパルスに同期して行な
われる。ＭＰＸ８には第１及第２クロックパルスが供給
されており、その第１及第２クロックパルスのいずれか
一方がマイクロコンピュータ７からの指令に応じて選択
出力される。第１クロックパルスは演算処理部３の動作
タイミングを司るパルスでありクロック発生器１２から
発生される。第２クロックパルスはマイクロコンピュー
タ７の動作タイミングを司るパルスであり、その周波数
は第１クロックパルスより低い。出力レジスタ５には第
１クロックパルスが供給される。出力レジスタ５，６に
はＤ／Ａ変換器９，１０が接続されており、Ｄ／Ａ変換
器９．１０は供給されるディジタル信号をアナログ信号
に変換する。また出力レジスタ６の出力はマイクロコン
ピュータ７に接続されている。
マイクロコンピュータ７は制御手段として設けられ、図
示しないがマイクロプロセッサ、インターフェース、Ｒ
ＡＭ、ＲＯＭ及び第２クロックパルスを発生するクロッ
ク発生器から構成されている。また、マイクロコンピュ
ータ７にはキーボード１］が接続されている。
示しないがマイクロプロセッサ、インターフェース、Ｒ
ＡＭ、ＲＯＭ及び第２クロックパルスを発生するクロッ
ク発生器から構成されている。また、マイクロコンピュ
ータ７にはキーボード１］が接続されている。
かかる構成においては、Ｄ／Ａ変換器］からＤＳＰ２に
供給されるディジタル信号は演算処理部３によってプロ
グラムに従って演算処理される。
供給されるディジタル信号は演算処理部３によってプロ
グラムに従って演算処理される。
例えば、演算処理部３は入力ディジタルオーディオ信号
に対して音場制御用のフィルタ特性を得るための演算処
理動作や入力ディジタルオーディオ信号の平均レベル検
出等の処理動作を行なう。演算処理された結果と１７で
の信号データが出力Ｌ・ジスタ５又は６に供給される。
に対して音場制御用のフィルタ特性を得るための演算処
理動作や入力ディジタルオーディオ信号の平均レベル検
出等の処理動作を行なう。演算処理された結果と１７で
の信号データが出力Ｌ・ジスタ５又は６に供給される。
出力レジスタ５は供給される第１クロックパルスに同期
して保持し、た信号データをシフト出力する。出力レジ
スタ６には通常、第１クロックパルスがＭＰＸ８から供
給される。よって、出力レジスタ５及び６は各々保持し
た信号データをシフト出力してＤ／Ａ変換器９及び１０
に供給する。
して保持し、た信号データをシフト出力する。出力レジ
スタ６には通常、第１クロックパルスがＭＰＸ８から供
給される。よって、出力レジスタ５及び６は各々保持し
た信号データをシフト出力してＤ／Ａ変換器９及び１０
に供給する。
マイクロコンピュータ７は例えば、所定タイミング毎に
第２図に示すように第２クロツク切換指令を発生しくス
テップＳ１）、この第２クロツク切換指令はＭＰＸ８に
供給される。また、図示していないが、第２クロツク切
換指令は出力レジスタ６に供給されて切換指令により出
力レジスタ６へのデータ入力が禁止状態となる。ＭＰＸ
８は第２クロツク切換指令に応じて第２クロックパルス
を出力レジスタ６に供給する。これにより出力レジスタ
６は供給される第２クロックパルスに同期して保持した
信号データをシフト出力する。このシフト出力される信
号データはマイクロコンピュータ７の動作タイミングに
同期している。よって、マイクロコンピュータ７は出力
レジスタ６からの信号データを読み取り（ステップＳ２
）、読取りを終了する（ステップＳ３）と、第１クロツ
ク切換指令を発生する（ステップＳ４）。ＭＰＸ８は第
１クロツク切換指令に応じて第１クロックパルスを出力
レジスタ６に供給する。マイク０コンピユータ７は第１
タロツク切換指令を発生した後、出力レジスタ６からの
読み取った信号データに応じて係数データの変更の必要
があるか否かを判別する（ステップＳ５）。例えば、読
み取った信号データが入力平均レベルを示すデータであ
れば、その入力平均レベルが所定値以上であれば、第１
係数データ群が用いられているか否かを判別し、その人
力レベルが所定値より小であれば、第１係数データ群よ
り大なる値を示す第２係数データ群か用いられているか
否かを判別するのである。係数データの変更の必要かあ
る場合には新たな係数データ群をマイクロコンピュータ
７内のＲＯＭから読み出して演算処理部３に対して転送
する（ステップＳ６）。演算処理部３は後述する如く係
数ＲＡＭ１７を有し、該係数ＲＡＭ１７の記憶内容は転
送された係数データ群により更新される。これにより演
算処理部３における演算結果と（，７てのフィルタ特性
が修正されるのである。
第２図に示すように第２クロツク切換指令を発生しくス
テップＳ１）、この第２クロツク切換指令はＭＰＸ８に
供給される。また、図示していないが、第２クロツク切
換指令は出力レジスタ６に供給されて切換指令により出
力レジスタ６へのデータ入力が禁止状態となる。ＭＰＸ
８は第２クロツク切換指令に応じて第２クロックパルス
を出力レジスタ６に供給する。これにより出力レジスタ
６は供給される第２クロックパルスに同期して保持した
信号データをシフト出力する。このシフト出力される信
号データはマイクロコンピュータ７の動作タイミングに
同期している。よって、マイクロコンピュータ７は出力
レジスタ６からの信号データを読み取り（ステップＳ２
）、読取りを終了する（ステップＳ３）と、第１クロツ
ク切換指令を発生する（ステップＳ４）。ＭＰＸ８は第
１クロツク切換指令に応じて第１クロックパルスを出力
レジスタ６に供給する。マイク０コンピユータ７は第１
タロツク切換指令を発生した後、出力レジスタ６からの
読み取った信号データに応じて係数データの変更の必要
があるか否かを判別する（ステップＳ５）。例えば、読
み取った信号データが入力平均レベルを示すデータであ
れば、その入力平均レベルが所定値以上であれば、第１
係数データ群が用いられているか否かを判別し、その人
力レベルが所定値より小であれば、第１係数データ群よ
り大なる値を示す第２係数データ群か用いられているか
否かを判別するのである。係数データの変更の必要かあ
る場合には新たな係数データ群をマイクロコンピュータ
７内のＲＯＭから読み出して演算処理部３に対して転送
する（ステップＳ６）。演算処理部３は後述する如く係
数ＲＡＭ１７を有し、該係数ＲＡＭ１７の記憶内容は転
送された係数データ群により更新される。これにより演
算処理部３における演算結果と（，７てのフィルタ特性
が修正されるのである。
第３図はＤＳＰ２においてインターフェース４及び出力
レジスタ５．６を含む演算処理部３の概略的構成を示し
ている。人力レジスタ〕３にＡ／Ｄ変換器１からディジ
タル信号が供給される。入力レジスタ１３にはデータバ
ス１４が接続されており、このデータバス１４はデータ
群を一時記憶するデータメモリ２２及び乗算器１５の一
方の入力に接続されている。乗算器１５の他方の人力に
は係数データを保持するためのバッファメモリ】６か接
続されている。バッファメモリ１６には係数ＲＡＭ１７
が接続され、ＲＡＭ１７には係数データ群が記憶される
。後述のシーケンスコントロラ２０からのタイミング信
号に応じてＲＡＭ１７に記憶された係数データ群のうち
から１つの係数データが順次読み出され、それがバッフ
ァメモリ１６に供給されて保持される。バッファメモリ
１６に保持された係数データは乗算器１５に供給される
。ＡＬＵ （加算器）１８は乗算器１５の計算出力を累
算するために設けられており、一方の人力に乗算器１５
の計算出力が供給され、他方はデータバス１４に接続さ
れている。Ａ Ｌ Ｕ １．８の計算出力にはアキュー
ムレ〜す１つが接続され、アキュームレータ１９の出力
はデータバス１４に接続されている。データバス１４に
は外部メモリ２３のデータ書き込み及び読み出しを制御
するメモリ制御回路２４が接続されている。メモリ制御
回路２４には遅延時間データ群を記憶する遅延時間ＲＡ
Ｍ２５が接続されており、メモリ制御回路２４は遅延時
間ＲＡＭ２５に記憶された各遅延時間データだけオーデ
ィオ信号データを遅延するように外部メモリ２３に対し
て入力オーディオ信号データの書き込み及び読み出しを
行なう。
レジスタ５．６を含む演算処理部３の概略的構成を示し
ている。人力レジスタ〕３にＡ／Ｄ変換器１からディジ
タル信号が供給される。入力レジスタ１３にはデータバ
ス１４が接続されており、このデータバス１４はデータ
群を一時記憶するデータメモリ２２及び乗算器１５の一
方の入力に接続されている。乗算器１５の他方の人力に
は係数データを保持するためのバッファメモリ】６か接
続されている。バッファメモリ１６には係数ＲＡＭ１７
が接続され、ＲＡＭ１７には係数データ群が記憶される
。後述のシーケンスコントロラ２０からのタイミング信
号に応じてＲＡＭ１７に記憶された係数データ群のうち
から１つの係数データが順次読み出され、それがバッフ
ァメモリ１６に供給されて保持される。バッファメモリ
１６に保持された係数データは乗算器１５に供給される
。ＡＬＵ （加算器）１８は乗算器１５の計算出力を累
算するために設けられており、一方の人力に乗算器１５
の計算出力が供給され、他方はデータバス１４に接続さ
れている。Ａ Ｌ Ｕ １．８の計算出力にはアキュー
ムレ〜す１つが接続され、アキュームレータ１９の出力
はデータバス１４に接続されている。データバス１４に
は外部メモリ２３のデータ書き込み及び読み出しを制御
するメモリ制御回路２４が接続されている。メモリ制御
回路２４には遅延時間データ群を記憶する遅延時間ＲＡ
Ｍ２５が接続されており、メモリ制御回路２４は遅延時
間ＲＡＭ２５に記憶された各遅延時間データだけオーデ
ィオ信号データを遅延するように外部メモリ２３に対し
て入力オーディオ信号データの書き込み及び読み出しを
行なう。
また、データバス１４に上記の出力レジスタ５゜６が接
続されている。
続されている。
レジスタ１３、乗算器１５、係数ＲＡＭ１７、ＡＬＵ１
８、アキュームレータ１９及びメモリ制御回路２４の動
作はシーケンスコントローラ２０によって制御される。
８、アキュームレータ１９及びメモリ制御回路２４の動
作はシーケンスコントローラ２０によって制御される。
シーケンスコントローラ２０はプログラムメモリ３０に
書き込まれた処理プログラムに従って動作すると共にマ
イクロコンピュータ７からの指令に応じて動作する。ま
た、マイクロコンピュータ７はキーボード１１のキー操
作に応じて処理プログラムの書き換えやＲＡＭ１７の係
数データ及びＲＡＭ２５の遅延時間データの書き換えを
制御する。
書き込まれた処理プログラムに従って動作すると共にマ
イクロコンピュータ７からの指令に応じて動作する。ま
た、マイクロコンピュータ７はキーボード１１のキー操
作に応じて処理プログラムの書き換えやＲＡＭ１７の係
数データ及びＲＡＭ２５の遅延時間データの書き換えを
制御する。
かかる構成の演算処理部３を備えたＤＳＰ２においては
、ディジタルオーディオ信号データは人力レジスタ１３
を介してデータメモリ２２に供給されて記憶される。な
お、シーケンスコントロラ２０は入力レジスタ１３から
データを読み込むタイミング、データメモリ２２から乗
算器１５へ選択的にデータを転送するタイミング、ＲＡ
Ｍ １７から各係数データを出力するタイミング、乗
算器１５の乗算動作タイミング、ＡＬＵ１８の加算動作
タイミング、アキュームレータ１つの出力タグ等のタイ
ミングをとる。
、ディジタルオーディオ信号データは人力レジスタ１３
を介してデータメモリ２２に供給されて記憶される。な
お、シーケンスコントロラ２０は入力レジスタ１３から
データを読み込むタイミング、データメモリ２２から乗
算器１５へ選択的にデータを転送するタイミング、ＲＡ
Ｍ １７から各係数データを出力するタイミング、乗
算器１５の乗算動作タイミング、ＡＬＵ１８の加算動作
タイミング、アキュームレータ１つの出力タグ等のタイ
ミングをとる。
これらのタイミングがとられることにより、データメモ
リ２２から入力されたオーディオ信号データは読み出さ
れてデータバス１４を介してメモリ制御回路２４に供給
される。メモリ制御回路２４は供給された信号データを
外部メモリ２３に順次書き込む。一方、シーケンスコン
トローラ２０からのタイミング信号に応じて遅延時間Ｒ
Ａ Ｍ ２５から遅延時間データが順次読み出され、遅
延時間データによって指定された遅延時間だけ経過する
とその信号データがメモリ制御回路２４によって順次読
み出される。読み出された各信号データはデータバス１
４を介してデータメモリ２２に供給されて遅延信号デー
タとして順次記憶される。
リ２２から入力されたオーディオ信号データは読み出さ
れてデータバス１４を介してメモリ制御回路２４に供給
される。メモリ制御回路２４は供給された信号データを
外部メモリ２３に順次書き込む。一方、シーケンスコン
トローラ２０からのタイミング信号に応じて遅延時間Ｒ
Ａ Ｍ ２５から遅延時間データが順次読み出され、遅
延時間データによって指定された遅延時間だけ経過する
とその信号データがメモリ制御回路２４によって順次読
み出される。読み出された各信号データはデータバス１
４を介してデータメモリ２２に供給されて遅延信号デー
タとして順次記憶される。
また、データメモリ２２に記憶されたオーディオ信号デ
ータ又は上記のデータ遅延処理により得られた遅延信号
データは順次読み出されて乗算器５に供給される。一方
、ＲＡＭ１７から係数データが順次読み出されてバッフ
ァメモリ１６に供給されて保持される。バッファメモリ
１６から係数データが、またデータメモリ２２からデー
タが乗算器１５に各々供給され、乗算器１５においてそ
れらが次々乗算される。この乗算されて得られた値がＡ
ＬＵ１８において前回までの値（アキュムレータ１９に
保持された値）と累算されてその演算結果がアキューム
レータ１９において保持される。このようにして初期反
射音データやフィルタ特性処理データ等のデータが作成
される。
ータ又は上記のデータ遅延処理により得られた遅延信号
データは順次読み出されて乗算器５に供給される。一方
、ＲＡＭ１７から係数データが順次読み出されてバッフ
ァメモリ１６に供給されて保持される。バッファメモリ
１６から係数データが、またデータメモリ２２からデー
タが乗算器１５に各々供給され、乗算器１５においてそ
れらが次々乗算される。この乗算されて得られた値がＡ
ＬＵ１８において前回までの値（アキュムレータ１９に
保持された値）と累算されてその演算結果がアキューム
レータ１９において保持される。このようにして初期反
射音データやフィルタ特性処理データ等のデータが作成
される。
なお、上記した実施例においては、所定タイミング毎に
出力レジスタ６の保持データをマイクロコンピュータ７
が読み取るようになっているが、例えば、演算処理部３
による処理結果が得られるタイミングで保持データをマ
イクロコンピュータ７が読み取るようにしても良い。
出力レジスタ６の保持データをマイクロコンピュータ７
が読み取るようになっているが、例えば、演算処理部３
による処理結果が得られるタイミングで保持データをマ
イクロコンピュータ７が読み取るようにしても良い。
また、マイクロコンピュータ７が読み取る出力レジスタ
６の保持データとして人力信号の平均値を示すデータの
場合には演算処理部３が演算処理動作の一部において平
均値データを作成するようにＤＳＰ２のプログラムが予
め形成される。
６の保持データとして人力信号の平均値を示すデータの
場合には演算処理部３が演算処理動作の一部において平
均値データを作成するようにＤＳＰ２のプログラムが予
め形成される。
発明の効果
以上の如く、本発明によれば、演算処理手段の出力デー
タを保持する保持手段から保持データを出力させるため
のクロックパルスを切換指令に応して演算処理手段の動
作タイミングに同期した第１クロックパルスから該第１
クロックパルスより周波数が低い第２クロックパルスに
切換えることが行なわれる。よって、保持手段の保持デ
ータをＤＳＰの処理タイミングより低速度で出力させる
ことができる。故に、ＤＳＰから出力されるブタをマイ
クロコンピュータ等の制御手段が直接読み取ることが可
能となり、これにより例えば、読取りデータに応して係
数メモリ及び遅延時間メモリの内容を更新することがで
き、ＤＳＰをより有効に活用することができる。
タを保持する保持手段から保持データを出力させるため
のクロックパルスを切換指令に応して演算処理手段の動
作タイミングに同期した第１クロックパルスから該第１
クロックパルスより周波数が低い第２クロックパルスに
切換えることが行なわれる。よって、保持手段の保持デ
ータをＤＳＰの処理タイミングより低速度で出力させる
ことができる。故に、ＤＳＰから出力されるブタをマイ
クロコンピュータ等の制御手段が直接読み取ることが可
能となり、これにより例えば、読取りデータに応して係
数メモリ及び遅延時間メモリの内容を更新することがで
き、ＤＳＰをより有効に活用することができる。
第１図は本発明の実施例を示すブロック図、第２図はマ
イクロコンピュータの動作を示すフロー図、第３図は演
算処理部の構成を概略的に示すブロック図である。 主要部分の符号の説明 １・・・Ａ／Ｄ変換器 ２・・・ＤＳＰ ３・・・演算処理部 ４・・・インターフェース ５．６・・・出力レジスタ
イクロコンピュータの動作を示すフロー図、第３図は演
算処理部の構成を概略的に示すブロック図である。 主要部分の符号の説明 １・・・Ａ／Ｄ変換器 ２・・・ＤＳＰ ３・・・演算処理部 ４・・・インターフェース ５．６・・・出力レジスタ
Claims (2)
- （１）入力ディジタル信号を所定のプログラムに従って
演算処理して出力する演算処理手段と、前記演算処理手
段の出力データを保持し供給されるクロックパルスに同
期したタイミングで保持データを出力する保持手段と、
前記演算処理手段の動作タイミングに同期した第１クロ
ックパルスを前記保持手段に供給するクロックパルス発
生手段とを備えたディジタル信号処理装置であって、前
記クロックパルス発生手段は切換指令に応じて前記第１
クロックパルスより周波数が低い第２クロックパルスを
前記保持手段に供給することを特徴とするディジタル信
号処理装置。 - （２）前記保持手段の出力データを読み込みその読み込
んだデータに応じて前記演算処理手段を制御する制御手
段を含むことを特徴とする請求項１記載のディジタル信
号処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2087782A JPH07104773B2 (ja) | 1990-04-02 | 1990-04-02 | デイジタル信号処理装置 |
| GB9025076A GB2243006B (en) | 1990-04-02 | 1990-11-19 | Digital signal processing device and audio apparatus using the same |
| DE19904039889 DE4039889C2 (de) | 1990-04-02 | 1990-12-13 | Digitalsignal-Verarbeitungsvorrichtung zur arithmetischen Verarbeitung eines digitalen Eingangs-Audiosignals und ihre Verwendung |
| US07/880,302 US5255323A (en) | 1990-04-02 | 1992-05-05 | Digital signal processing device and audio apparatus using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2087782A JPH07104773B2 (ja) | 1990-04-02 | 1990-04-02 | デイジタル信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03286331A true JPH03286331A (ja) | 1991-12-17 |
| JPH07104773B2 JPH07104773B2 (ja) | 1995-11-13 |
Family
ID=13924551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2087782A Expired - Fee Related JPH07104773B2 (ja) | 1990-04-02 | 1990-04-02 | デイジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07104773B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63211826A (ja) * | 1987-02-27 | 1988-09-02 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6488616A (en) * | 1987-09-29 | 1989-04-03 | Toshiba Corp | Clock switch control system |
-
1990
- 1990-04-02 JP JP2087782A patent/JPH07104773B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63211826A (ja) * | 1987-02-27 | 1988-09-02 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6488616A (en) * | 1987-09-29 | 1989-04-03 | Toshiba Corp | Clock switch control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07104773B2 (ja) | 1995-11-13 |
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