JPH0336751A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0336751A JPH0336751A JP17239689A JP17239689A JPH0336751A JP H0336751 A JPH0336751 A JP H0336751A JP 17239689 A JP17239689 A JP 17239689A JP 17239689 A JP17239689 A JP 17239689A JP H0336751 A JPH0336751 A JP H0336751A
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- JP
- Japan
- Prior art keywords
- film
- semiconductor device
- manufacturing
- pattern
- heat treatment
- Prior art date
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、段差を有するパターン上の絶縁被膜を平坦化
する方法に関する。
する方法に関する。
従来の技術
従来の半導体装置の製造方法について第２図（ａ）〜（
Ｃ）の工程順断面図により説明する。
Ｃ）の工程順断面図により説明する。
第２図（ａ）に示すように、半導体基板１１の一生面上
にたとえば多結晶シリコンなどでパターン１２を形成し
た。第２図（ｂ）は前記パターン１２上にシリコン酸化
膜（約９ ｗ ｔ％の五酸化リンを含む：ＰＳＧＩ］Ｎ
）１３をＣＶＤ法により堆積させ、第２図（ｃ）に示す
ように、例えば、窒素雰囲気中で１０００℃３０分の熱
処理により前記シリコン酸化膜１３の段差部を平坦化し
た。
にたとえば多結晶シリコンなどでパターン１２を形成し
た。第２図（ｂ）は前記パターン１２上にシリコン酸化
膜（約９ ｗ ｔ％の五酸化リンを含む：ＰＳＧＩ］Ｎ
）１３をＣＶＤ法により堆積させ、第２図（ｃ）に示す
ように、例えば、窒素雰囲気中で１０００℃３０分の熱
処理により前記シリコン酸化膜１３の段差部を平坦化し
た。
発明が解決しようとする課題
従来の技術では、層間膜等の良好な平坦度を得るために
高温で長時間の熱処理が必要であり、例えば、ＭＯ８型
トランジスタのソース・ドレイン拡散層や、バイポーラ
型トランジスタのエミッタ拡散層に用いられている不純
物が半導体基板等へ拡散し、素子特性のバラツキや微細
化の妨げとなるという課題があった。
高温で長時間の熱処理が必要であり、例えば、ＭＯ８型
トランジスタのソース・ドレイン拡散層や、バイポーラ
型トランジスタのエミッタ拡散層に用いられている不純
物が半導体基板等へ拡散し、素子特性のバラツキや微細
化の妨げとなるという課題があった。
本発明は、上記従来の課題を解決するもので、従来より
低温あるいは短時間で層間膜等の平坦化を実現すること
のできる半導体装置の製造方法を提供することを目的と
する。
低温あるいは短時間で層間膜等の平坦化を実現すること
のできる半導体装置の製造方法を提供することを目的と
する。
課題を解決するための手段
本発明の半導体装置の製造方法は、層間絶縁膜等の第１
膜上に第２膜を形成する工程、前記第１膜及び第２膜を
熱処理する工程により構成されている。
膜上に第２膜を形成する工程、前記第１膜及び第２膜を
熱処理する工程により構成されている。
作用
本発明の構成の内、第２１］Ｉに引っ張り応力をもつ膜
を用い、第１膜が流動性となる温度で熱処理を行なうこ
とにより、従来第１膜自体の流動力でしか平坦化できな
かったのに対し、第１膜自体の流動力に加え、第２膜の
引っ張り応力で平坦化を促進でき、従来より短時間で良
好な平坦度が得られる。
を用い、第１膜が流動性となる温度で熱処理を行なうこ
とにより、従来第１膜自体の流動力でしか平坦化できな
かったのに対し、第１膜自体の流動力に加え、第２膜の
引っ張り応力で平坦化を促進でき、従来より短時間で良
好な平坦度が得られる。
実施例
以下、本発明の一実施例について、第１図（ａ）〜（ｄ
）の工程順断面図に従って説明する。
）の工程順断面図に従って説明する。
第１図（ａ）に示すように、半導体基板１の一生面上に
、たとえば、厚さ５００ｎｍの多結晶シリコンなどでパ
ターン２を形成した。第１図（ｂ）は前記パターン２上
に第１膜３として、例えば、約９ ｗ ｔ％の五酸化リ
ンを含むＰＳＧ膜を８００ｎｍの厚さでＣＶＤ法により
堆積させた。第１図（ｃ）は前記第１膜３上に第２膜４
として、例えば、マグネトロンスパッタ法によってモリ
ブデンシリサイド膜を２００ｎｍ形成した。第１図（ｄ
）は、例えば、窒素雰囲気中で１． ＯＯ０℃、５分の
熱処理をほどこし平坦化を行なった。この時、前記ＰＳ
Ｇ膜３は１０００℃では流動性であり、膜自体の流動力
に加え、モリブデンシリサイド膜４が１０００℃で引っ
張り応力を持つため、流動が促進され短時間に良好な平
坦化が行なわれる。
、たとえば、厚さ５００ｎｍの多結晶シリコンなどでパ
ターン２を形成した。第１図（ｂ）は前記パターン２上
に第１膜３として、例えば、約９ ｗ ｔ％の五酸化リ
ンを含むＰＳＧ膜を８００ｎｍの厚さでＣＶＤ法により
堆積させた。第１図（ｃ）は前記第１膜３上に第２膜４
として、例えば、マグネトロンスパッタ法によってモリ
ブデンシリサイド膜を２００ｎｍ形成した。第１図（ｄ
）は、例えば、窒素雰囲気中で１． ＯＯ０℃、５分の
熱処理をほどこし平坦化を行なった。この時、前記ＰＳ
Ｇ膜３は１０００℃では流動性であり、膜自体の流動力
に加え、モリブデンシリサイド膜４が１０００℃で引っ
張り応力を持つため、流動が促進され短時間に良好な平
坦化が行なわれる。
なお、本実施例では第１膜３としてリンを含有したシリ
コン酸化膜、第２膜４としてモリブデンシリサイド膜を
用いたが、第１膜３としては熱処理により流動性となる
膜、第２膜４としては、熱処理時に引っ張り応力をもつ
膜を適当に選択することにより実現できる。また、熱処
理温度についても、第１膜３、第２膜４の膜種により適
当に設定すればよい。
コン酸化膜、第２膜４としてモリブデンシリサイド膜を
用いたが、第１膜３としては熱処理により流動性となる
膜、第２膜４としては、熱処理時に引っ張り応力をもつ
膜を適当に選択することにより実現できる。また、熱処
理温度についても、第１膜３、第２膜４の膜種により適
当に設定すればよい。
本発明を眉間絶縁膜の平坦化に応用した場合は、上記実
施例にひき続き第２膜４を選択的に除去する工程を追加
するだけで容易に実現できる。
施例にひき続き第２膜４を選択的に除去する工程を追加
するだけで容易に実現できる。
発明の効果
本発明の半導体装置の製造方法により、従来より低温あ
るいは、短時間で層間膜等の平坦化ができ、不純物拡散
層の深さおよび、横方内拡がりを抑制し、ＭＯ８型トラ
ンジスタやバイポーラ型トランジスタの微細化、高密度
集積化を実現することが可能である。
るいは、短時間で層間膜等の平坦化ができ、不純物拡散
層の深さおよび、横方内拡がりを抑制し、ＭＯ８型トラ
ンジスタやバイポーラ型トランジスタの微細化、高密度
集積化を実現することが可能である。
第１図（ａ）〜（ｄ）はそれぞれ本発明の一実施例を示
す半導体装置の製造工程を示す工程順断面図、第２図（
ａ）〜（ｃ）は従来例の製造工程を示す工程順断面図で
ある。 １・・・・・・半導体基板、２・・・・・・多結晶シリ
コンなどのバタン、３・・・・・・第１膜、４・・・・
・・第２膜。
す半導体装置の製造工程を示す工程順断面図、第２図（
ａ）〜（ｃ）は従来例の製造工程を示す工程順断面図で
ある。 １・・・・・・半導体基板、２・・・・・・多結晶シリ
コンなどのバタン、３・・・・・・第１膜、４・・・・
・・第２膜。
Claims (6)
- （１）半導体基板上の段差を有するパターン上に第１膜
を形成する工程と、前記第１膜上に熱処理する工程で引
っ張り応力をもつ第２膜を形成する工程、前記第１膜及
び第２膜を熱処理する工程とを備えた半導体装置の製造
方法。 - （２）第１膜が熱処理により流動性となることを特徴と
する請求項（１）記載の半導体装置の製造方法。 - （３）第１膜がシリコン酸化膜であることを特徴とする
請求項（１）記載の半導体装置の製造方法。 - （４）シリコン酸化膜が、リン、ホウ素、ヒ素の少くと
も１種を含有していることを特徴とする請求項（３）記
載の半導体装置の製造方法。 - （５）熱処理は第１膜が流動性となる温度以上で行なう
ことを特徴とする請求項（１）記載の半導体装置の製造
方法。 - （６）熱処理は第２膜が流動性となる温度より低い温度
で行なうことを特徴とする請求項（１）記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17239689A JPH0336751A (ja) | 1989-07-04 | 1989-07-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17239689A JPH0336751A (ja) | 1989-07-04 | 1989-07-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0336751A true JPH0336751A (ja) | 1991-02-18 |
Family
ID=15941162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17239689A Pending JPH0336751A (ja) | 1989-07-04 | 1989-07-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0336751A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08213462A (ja) * | 1994-11-23 | 1996-08-20 | Lg Semicon Co Ltd | 半導体素子の配線層形成方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5578546A (en) * | 1978-12-11 | 1980-06-13 | Toshiba Corp | Manufacture of semiconductor |
-
1989
- 1989-07-04 JP JP17239689A patent/JPH0336751A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5578546A (en) * | 1978-12-11 | 1980-06-13 | Toshiba Corp | Manufacture of semiconductor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08213462A (ja) * | 1994-11-23 | 1996-08-20 | Lg Semicon Co Ltd | 半導体素子の配線層形成方法 |
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