JPH0325345Y2 - - Google Patents
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- Publication number
- JPH0325345Y2 JPH0325345Y2 JP10195084U JP10195084U JPH0325345Y2 JP H0325345 Y2 JPH0325345 Y2 JP H0325345Y2 JP 10195084 U JP10195084 U JP 10195084U JP 10195084 U JP10195084 U JP 10195084U JP H0325345 Y2 JPH0325345 Y2 JP H0325345Y2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- emphasis
- signal
- clip
- output
- Prior art date
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- Expired
Links
- 238000001514 detection method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Television Signal Processing For Recording (AREA)
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
Description
【考案の詳細な説明】
産業上の利用分野
本考案はクリツプ部分補償回路に係り、例えば
VTRの再生系に用いられ、記録系におけるクリ
ツプ回路にて波形の一部期間をクリツプされてい
る部分を補償して取出す補償回路に関する。
VTRの再生系に用いられ、記録系におけるクリ
ツプ回路にて波形の一部期間をクリツプされてい
る部分を補償して取出す補償回路に関する。
従来の技術
VTRの輝度信号再生回路では、磁気テープに
記録されているFM信号を復調する際にいわゆる
三角ノイズを生じる。この三角ノイズを軽減する
回路として、一般に、記録時において変調波の高
域を強調するプリエンフアシス回路、再生時にお
いてその高域を低減させるデイエンフアシス回路
が用いられている。
記録されているFM信号を復調する際にいわゆる
三角ノイズを生じる。この三角ノイズを軽減する
回路として、一般に、記録時において変調波の高
域を強調するプリエンフアシス回路、再生時にお
いてその高域を低減させるデイエンフアシス回路
が用いられている。
ところで、プリエンフアシス回路におけるエン
フアシス量が大きい程デイエンフアシス後のSN
比を良好にし得るが、このようにすると、映像信
号の黒から白への立上り等に生じるスパイクが大
になり、過変調状態になつて反転等の不都合を生
じる。このスパイク部分をある一定振幅以下に制
限する回路としてのクリツプ回路を用いる。
フアシス量が大きい程デイエンフアシス後のSN
比を良好にし得るが、このようにすると、映像信
号の黒から白への立上り等に生じるスパイクが大
になり、過変調状態になつて反転等の不都合を生
じる。このスパイク部分をある一定振幅以下に制
限する回路としてのクリツプ回路を用いる。
第３図Ａに示す映像信号をプリエンフアシス回
路にてその高域を強調し、この強調部分をあるク
リツプレベルにてクリツプすると同図Ｂに示す如
く、クリツプされた部分m1とクリツプされない
部分m2とを生じる。この信号をプリエンフアシ
ス特性と逆の特性をもつデイエンフアシス回路に
て高域低減すると同図Ｃに示す如く、再現波形が
悪化する部分m3とそれ程悪化しない部分m4とを
生じる。
路にてその高域を強調し、この強調部分をあるク
リツプレベルにてクリツプすると同図Ｂに示す如
く、クリツプされた部分m1とクリツプされない
部分m2とを生じる。この信号をプリエンフアシ
ス特性と逆の特性をもつデイエンフアシス回路に
て高域低減すると同図Ｃに示す如く、再現波形が
悪化する部分m3とそれ程悪化しない部分m4とを
生じる。
考案が解決しようとする問題点
従来装置では、デイエンフアシス特性をプリエ
ンフアシス特性の逆特性にしないで第４図に示す
ようにクリツプされた部分の再現波形m5を良好
にしているが、このようにすると、クリツプされ
ない部分の再現波形m6の再現性が悪化し、又、
上記両特性を互いに逆特性にしていないのでSN
比が十分にとれない問題点があつた。
ンフアシス特性の逆特性にしないで第４図に示す
ようにクリツプされた部分の再現波形m5を良好
にしているが、このようにすると、クリツプされ
ない部分の再現波形m6の再現性が悪化し、又、
上記両特性を互いに逆特性にしていないのでSN
比が十分にとれない問題点があつた。
本考案は、プリエンフアシス回路の出力と略同
じ波形の出力信号を得、後段のデイエンフアシス
回路にプリエンフアシス回路と逆特性のものを用
いてSN比の高い信号を得ることができるクリツ
プ部分補償回路を提供することを目的とする。
じ波形の出力信号を得、後段のデイエンフアシス
回路にプリエンフアシス回路と逆特性のものを用
いてSN比の高い信号を得ることができるクリツ
プ部分補償回路を提供することを目的とする。
問題点を解決するための手段
第１図中、２は入力信号の高域を強調するエン
フアシス回路、６は入力信号のクリツプ期間を検
出する比較器、５はエンフアシス回路の出力と入
力信号とを切換える切換回路である。
フアシス回路、６は入力信号のクリツプ期間を検
出する比較器、５はエンフアシス回路の出力と入
力信号とを切換える切換回路である。
作 用
エンフアシス回路２で入力信号の高域を強調
し、比較器６で入力信号のクリツプ期間を検出
し、比較器６の出力でクリツプ期間エンフアシス
回路２の出力を取出す一方、それ以外の期間入力
信号を取出す。
し、比較器６で入力信号のクリツプ期間を検出
し、比較器６の出力でクリツプ期間エンフアシス
回路２の出力を取出す一方、それ以外の期間入力
信号を取出す。
実施例
第１図は本考案回路の一実施例のブロツク系統
図を示す。同図において、端子１には記録系のク
リツプ回路（図示せず）にて特に振幅の大きいス
パイク部分を制限された映像信号ａ（第２図Ａ）
が入来する。映像信号ａは記録系におけるプリエ
ンフアシス回路（図示せず）のエンフアシス特性
と略同じ特性をもつエンフアシス回路２にてその
高域を強調されて第２図Ｂに示す信号ｂとされ、
減衰器３にて後述の遅延回路４の出力レベルと同
じレベルになるように減衰され、スイツチ回路５
の端子ａに供給される。
図を示す。同図において、端子１には記録系のク
リツプ回路（図示せず）にて特に振幅の大きいス
パイク部分を制限された映像信号ａ（第２図Ａ）
が入来する。映像信号ａは記録系におけるプリエ
ンフアシス回路（図示せず）のエンフアシス特性
と略同じ特性をもつエンフアシス回路２にてその
高域を強調されて第２図Ｂに示す信号ｂとされ、
減衰器３にて後述の遅延回路４の出力レベルと同
じレベルになるように減衰され、スイツチ回路５
の端子ａに供給される。
この場合、エンフアシス回路２の特性が記録系
におけるプリエンフアシス回路の特性と同じであ
るので、信号ｂの部分b1，b2の傾斜は記録系にお
けるクリツプ回路によるクリツプ前の信号（即
ち、プリエンフアシス回路の出力信号）の傾斜と
略同じになる。
におけるプリエンフアシス回路の特性と同じであ
るので、信号ｂの部分b1，b2の傾斜は記録系にお
けるクリツプ回路によるクリツプ前の信号（即
ち、プリエンフアシス回路の出力信号）の傾斜と
略同じになる。
一方、映像信号ａは遅延回路４にてエンフアシ
ス回路２における遅延時間と同量遅延され、スイ
ツチ回路５の端子ｂに供給される。
ス回路２における遅延時間と同量遅延され、スイ
ツチ回路５の端子ｂに供給される。
６は２種の基準電位VHC，VLCをもつウイン
ド・コンパレータ（比較器、クリツプ期間検出回
路）で、映像信号ａのクリツプレベルをVH，VL
とすると、VHC＜VH，VLC＞VLの如く選定されて
いる（なお、VHCとVH，VLCとVLとの夫々の差は
極く小さい）。映像信号ａは比較器６にて基準電
位VHC，VLCと比較され、そのレベルが電位VHC，
VLCより大の期間のみＨレベル、小の期間Ｌレベ
ルの信号ｃ（同図Ｃ）が取出され、切換信号とし
てスイツチ回路５に供給される。
ド・コンパレータ（比較器、クリツプ期間検出回
路）で、映像信号ａのクリツプレベルをVH，VL
とすると、VHC＜VH，VLC＞VLの如く選定されて
いる（なお、VHCとVH，VLCとVLとの夫々の差は
極く小さい）。映像信号ａは比較器６にて基準電
位VHC，VLCと比較され、そのレベルが電位VHC，
VLCより大の期間のみＨレベル、小の期間Ｌレベ
ルの信号ｃ（同図Ｃ）が取出され、切換信号とし
てスイツチ回路５に供給される。
スイツチ回路５の可動接片は、比較器６の出力
信号ｃがＨレベルの時端子ａ、出力信号ｃがＬレ
ベルの時端子ｂに夫々接続される構成とされてお
り、これにより、第２図Ｄに示す信号ｄが取出さ
れ、端子７より取出される。信号ｄは、映像信号
ａのクリツプ期間は信号ｂの部分b1，b2、その他
の期間は映像信号ａを遅延された信号であり、記
録系におけるプリエンフアシス回路の出力と略同
じ波形とし得る。
信号ｃがＨレベルの時端子ａ、出力信号ｃがＬレ
ベルの時端子ｂに夫々接続される構成とされてお
り、これにより、第２図Ｄに示す信号ｄが取出さ
れ、端子７より取出される。信号ｄは、映像信号
ａのクリツプ期間は信号ｂの部分b1，b2、その他
の期間は映像信号ａを遅延された信号であり、記
録系におけるプリエンフアシス回路の出力と略同
じ波形とし得る。
なお、エンフアシス回路２における遅延時間が
無視できる場合は、遅延回路４を設ける必要はな
い。
無視できる場合は、遅延回路４を設ける必要はな
い。
考案の効果
本考案回路は、プリエンフアシス回路出力の波
形の一部期間をクリツプされた入力信号を供給給
されその高域をプリエンフアシス回路の特性と略
同じ特性で強調するエンフアシス回路と、入力信
号のクリツプされている期間を検出するクリツプ
期間検出回路と、クリツプ期間検出回路の出力に
てクリツプ期間エンフアシス回路の出力を取出す
一方、クリツプ期間以外の期間入力信号を取出す
ように切換える切換回路とにて構成したため、プ
リエンフアシス回路の出力と略同じ波形の出力信
号を取出し得、これにより、後段のデイエンフア
シス回路にプリエンフアシス回路の特性と逆特性
のものを用い得、従つて、デイエンフアシス回路
より大振幅部分及び小振幅部分ともに再現性の良
好な信号を取出し得、更に、比較的簡単に構成し
得るので安価であり、又更に、デジタル信号処理
し得る回路にて構成し得る等の特長を有する。
形の一部期間をクリツプされた入力信号を供給給
されその高域をプリエンフアシス回路の特性と略
同じ特性で強調するエンフアシス回路と、入力信
号のクリツプされている期間を検出するクリツプ
期間検出回路と、クリツプ期間検出回路の出力に
てクリツプ期間エンフアシス回路の出力を取出す
一方、クリツプ期間以外の期間入力信号を取出す
ように切換える切換回路とにて構成したため、プ
リエンフアシス回路の出力と略同じ波形の出力信
号を取出し得、これにより、後段のデイエンフア
シス回路にプリエンフアシス回路の特性と逆特性
のものを用い得、従つて、デイエンフアシス回路
より大振幅部分及び小振幅部分ともに再現性の良
好な信号を取出し得、更に、比較的簡単に構成し
得るので安価であり、又更に、デジタル信号処理
し得る回路にて構成し得る等の特長を有する。
第１図及び第２図は夫々本考案回路の一実施例
のブロツク系統図及びその動作説明用信号波形
図、第３図はプリエンフアシス回路をデイエンフ
アシス回路の特性と逆特性にした場合の信号波形
図、第４図は従来回路によるデイエンフアシス後
の信号波形図である。 １……映像信号入力端子、２……エンフアシス
回路、５……スイツチ回路、６……比較器、７…
…出力端子。
のブロツク系統図及びその動作説明用信号波形
図、第３図はプリエンフアシス回路をデイエンフ
アシス回路の特性と逆特性にした場合の信号波形
図、第４図は従来回路によるデイエンフアシス後
の信号波形図である。 １……映像信号入力端子、２……エンフアシス
回路、５……スイツチ回路、６……比較器、７…
…出力端子。
Claims (1)
- プリエンフアシス回路出力の波形の一部期間を
クリツプされた入力信号を供給されその高域を該
プリエンフアシス回路の特性と略同じ特性で強調
するエンフアシス回路と、該入力信号のクリツプ
されている期間を検出するクリツプ期間検出回路
と、該クリツプ期間検出回路の出力にて該クリツ
プ期間上記エンフアシス回路の出力を取出す一
方、該クリツプ期間以外の期間上記入力信号を取
出すように切換える切換回路とよりなるクリツプ
部分補償回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10195084U JPS6121056U (ja) | 1984-07-05 | 1984-07-05 | クリツプ部分補償回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10195084U JPS6121056U (ja) | 1984-07-05 | 1984-07-05 | クリツプ部分補償回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6121056U JPS6121056U (ja) | 1986-02-06 |
| JPH0325345Y2 true JPH0325345Y2 (ja) | 1991-05-31 |
Family
ID=30661362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10195084U Granted JPS6121056U (ja) | 1984-07-05 | 1984-07-05 | クリツプ部分補償回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6121056U (ja) |
-
1984
- 1984-07-05 JP JP10195084U patent/JPS6121056U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6121056U (ja) | 1986-02-06 |
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