JPH03256332A - 縦型バイポーラトランジスタ素子及び該素子を備えたｂｉ―ＣＭＯＳインバータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、高集積化に適した縦型ｐ’ｎｐバイポーラト
ランジスタ素子及び該素子を備えたｂｉ−ＣＭＯＳイン
バータに関する。

（従来の技術） バイポーラトランジスタとＣＭＯＳとを同一チップ上に
複合させたｂｉ−ＣＭＯＳは、消費電力が低いというＣ
ＭＯＳの利点と、駆動力が高いというバイポーラトラン
ジスタの利点とを兼ね備えることができる。

第３図に、従来のｂｌ−ＣＭＯＳインバータの回路図を
示す。

このｂｉ−ＣＭＯＳインバータの出力段は、コレクタが
電源端子３９と接続されたｎｐｎバイポーラトランジス
タ３５と、エミッタが接地され、コレクタがｎｐｎバイ
ポーラトランジスタ３５のエミッタと接続されたｎｐｎ
バイポーラトランジスタ素子３６とからなっている。出
力部３８は、ｎｐｎバイポーラトランジスタ３５のエミ
ッタ及びｎｐｎバイポーラトランジスタ３６のコレクタ
と接続されている。

入力段は、ソースが電源端子３９と接続され、ドレイン
がｎｐｎバイポーラトランジスタ３５のベースと接続さ
れたｎ型ＭＯＳトランジスタ３１と、ソースが接地され
、ドレインがｎｐｎバイポーラトランジスタ３５のベー
スと接続されたｎ型ＭＯＳトランジスタ３２と、ドレイ
ンが出力部３８と接続され、ソースがｎｐｎバイポーラ
トランジスタ３６のベースと接続されたｎ型ＭＯＳｌ−
ランジスタ３３と、ソースが接地され、ゲートがｎｐｎ
バイポーラトランジスタ３５のベースと接続され、ドレ
インがｎｐｎバイポーラトランジスタ３６のゲートと接
続されたｎ型ＭＯＳトランジスタ３４とを有している。

。 入力部３７は、ｎ型ＭＯＳトランジスタ３１のゲート、
ｎ型ＭＯＳトランジスタ３２のゲート及びｎ型ＭＯＳト
ランジスタ３３のゲートに接続されている。

第４図は、上記従来のｂｉ−ＣＭＯＳインバータのｎｐ
ｎバイポーラトランジスタを示す断面図である。

ｐ型シリコン基板４１の表面近傍に於て、ｎｐｎバイポ
ーラトランジスタが形成されるべき選択された領域に、
コレクタとして機能するｎ＋＋埋込拡散層４２が形成さ
れている。

基板４１の上面には、エピタキシャル層が形成されてお
り、エピタキシャル層中には、ｎ型素子領域４３とｐ４
型素子分離領域４４とが形成されている。

ｐ＋＋素子分離領域４４は、基板４１上の素子が形成さ
れる領域以外の領域に対応する平面パターンを有してい
る。

エピタキシャル層のｎ型素子領域の上部所定領域には、
ベースとして機能するｐ″型拡散層（ベース領域）４５
が形成されている。また、ｐ４型拡散層４５の上部所定
領域には、エミッタとして機能するｎ＋型型数散層エミ
ッタ領域）４６が形成されている。また、ｎ＋型型数散
層５２ｎ１型埋込拡散層４２と接続されるようにして形
成されている。

基板４１上には、上記のベース領域４５とｎ＋型型数散
層５２を電気的に分離し、かつ、素子と隣接する他の素
子とを電気的に分離するための酸化膜５１が形成されて
いる。

これらの酸化膜５１及びエピタキシャル層上には、第１
の層間絶縁膜４８が形成されている。第１の層間絶縁膜
４８の所定領域上には、ｎ＋型多結晶シリコン層からな
る多結晶シリコンエミッタ（エミッタ電極）４７が形成
されている。この多結晶シリコンエミッタ４７とエピタ
キシャル層との電気的接続は、第１の層間絶縁膜４８に
形成されたコンタクトホール５０ａを介して行われてい
る。

エミッタ領域４６は、多結晶シリコンエミッタ４７から
の不純物拡散によって、自己整合的に形成されたもので
ある。

第１の層間絶縁膜４８上には、更に、第２の層間絶縁膜
４９が第１の層間絶縁膜４８の上面及び多結晶シリコン
エミッタ４７を覆うようにして形成されている。

第１及び第２の層間絶縁膜４８．４９の所定領域には、
コンタクトホール５０ｂが設けられており、これらのコ
ンタクトホール５０ｂを介して、金属からなるコレクタ
電極５０１、エミッタ電極５０２及びベース電極５０３
が、各々、コレクタ領域４２、多結晶シリコンエミッタ
４７及びベース領域４５と電気的に接続されている。

（発明が解決しようとする課題） し、かじながら、上述の従来技術においては、以下に述
べる問題点がある。

出力段を構成する２つのバイポーラトランジスタが、ど
ちらもｎｐｎバイポーラトランジスタであるために、入
力段には、４つのＭＯＳトランジスタが必要である。こ
のため、従来例のｂｉ−ＣＭＯＳインバータは、チップ
上に占める面積が大きく、その面積を縮小することが困
難である。従って、従来の技術には、ｂｉ−ＣＭＯ８の
高集積化に不向きであるという欠点がある。

更に、従来例では、ｎｐｎバイポーラトランジスタ３６
のベース・エミッタ間電圧（Ｖ　ＢＥ）分だけ、ｎ型Ｍ
ＯＳトランジスタ３３のソース電位が持ち上げられるた
め、その分、動作電圧を高くしなければ、ｎ型ＭＯＳト
ランジスタ３３のゲート電圧が低下し、ドレイン電流が
減少してしまうという欠点がある。

最低動作電圧が高いということは、ＭＯＳトランジスタ
のゲート絶縁膜等の信頼性向上にとって大きな障害とな
る。

本発明は、上記課題を解決するためになされたものであ
り、その目的とするところは、チップ上の占有面積が縮
小された縦型ｐｎｐバイポーラトランジスタ素子、及び
該素子を備え、最低動作電圧が低く、信頼性の向上した
ｂｌ−ＣＭＯＳインバータを提供することにある。

（課題を解決するための手段） 本発明の縦型ｐｎｐバイポーラトランジスタ素子は、ｐ
型半導体基板と、該ｐ型半導体基板内に形成されたｐ型
のコレクタ領域と、該コレクタ領域上に形成されたｎ型
のベース領域と、該ベース領域内に形成されたｐ型のエ
ミッタ領域と、該ベース領域上に形成され、該ベース領
域と電気的に接続されたベース電極と、該エミッタ領域
上に形成され、該ベース領域と電気的に接続されたエミ
ッタ電極と、を備えており、該ベース電極ハ、ｎ型不純
物を含んでおり、該ベース領域は、該ベース電極から該
ｎ型不純物が拡散したｎ型拡散層であり、該エミッタ電
極は、ｎ型不純物を含んでおり、該エミッタ領域は、該
エミッタ電極から該ｎ型不純物が拡散したｎ型拡散層で
あり、そのことにより、上記目的が達成される。

本発明のｂｉ−ＣＭＯＳインバータは、コレクタが接地
された前記縦型ｐｎｐバイポーラトランジスタ素子と、
コレクタが電源と接続されたｎｐｎバイポーラトランジ
スタ素子と、ソースが電源と接続され、ドレインが該ｎ
ｐｎバイポーラトランジスタ素子のベースと接続された
ｎ型ＭＯＳトランジスタと、ソースが接地され、ドレイ
ンが該縦型ｐｎｐバイポーラトランジスタ素子のベース
及び該ｎｐｎバイポーラトランジスタ素子の該ベースと
接続されたｎ型ＭＯＳトランジスタと、該ｐ型ＭＯＳト
ランジスタのゲート及び該ｎ型ＭＯＳトランジスタのゲ
ートに接続された入力部と、該縦型ｐ　ｎ　ｐバイポー
ラトランジスタ素子のエミッタ、及び該ｎｐｎバイポー
ラトランジスタ素子のエミッタと接続された出力部と、
を同一基板上に備えており、そのことにより上記目的が
達成される。

（実施例） 以下に本発明を実施例について説明する。

第１図は、本実施例の縦型ｐｎｐバイポーラトランジス
タ素子を示す断面図である。

ｐ型シリコン基板ｌの表面近傍に於て、縦型ｐｎｐバイ
ポーラ素子が形成されるべく選択された領域に、コレク
タとして機能するｐ＋拡散層（コレクタ領域）２が形成
されている。基板１の上面には、エピタキシャル層３と
素子分離膜４とが形成されている。素子分離膜４は、基
板１上の全面に成長させたエピタキシャル層の所定領域
を熱酸化することによって形成したものであり、基板ｌ
上の各種の素子が形成される領域以外の領域に対応する
平面パターンを有している。

エピタキシャル層３の上部所定領域には、ベースとして
機能するｎ４拡散層（ベース領域）５が形成されている
。また、ベース領域５の上部所定領域には、エミッタと
して機能するｐ＋＋散層（エミッタ領域）６が形成され
ている。エピタキシャル層３上には、ｎ０多結晶シリコ
ン層からなるベース電極７とｐ０多結晶シリコンからな
る多結晶シリコンエミッタ（エミッタ電極）８とが形成
され、それぞれ、ベース領域５、エミッタ領域６と電気
的に接触している。

また、基板１上には、層間絶縁膜９が基板１の上面を覆
うようにして形成されている。層間絶縁膜９の所定領域
には、コンタクトホール１０　ａ。

１０ｂが設けられており、コンタクトホール１゜ａを介
してベース電極７と金属配線１１ａとが電気的に接続さ
れており、また、コンタクトホール１０ｂを介して多結
晶シリコンエミッタ８及び金属配線１１ｂがエミッタ領
域６と電気的に接続されている。なお、コレクタ電極と
して機能する電極は、基板の裏面に形成されいる（不図
示）。

上記のベース領域５は、ｎ＋多多結晶シリタフ層らなる
ベース電極７からの不純物拡散によって、また、エミッ
タ領域６は、ｐ“多結晶シリコン層からなる多結晶シリ
コンエミッタからの不純物拡散によって、それぞれ、自
己整合的に形成されたものである。

従って、電極と拡散層とを互いに独立した工程で形成す
る場合に必要な互いの位置合わせか、本実施例では不要
である。このため、本実施例のベース領域５の面積には
位置合わせのための寸法余裕が不要となり、その分、ベ
ース領域５の面積を縮小することができた。従来、この
寸法余裕は、０．４μ璽〜０．　６μ−程度であった。

このことは、エミッタ領域６に対しても成り立つ。　本
実施例の構成では、ｎ０多結晶シリコン層と金属配線１
１ｂとの電気的接続が行われる位置は、ベース領域上５
に限定されず、上記の電気的接続を素子分離絶縁膜９上
で行うことができた。このため、ベース領域５の面積に
制限されることなく、接続部のコンタクト面積を必要な
大きさに設定するができた。従って、ベース領域５には
、金属配線１１ａとの接続のための余分の広い領域を設
ける必要がなくなり、ベース領域５の面積を更に縮小す
ることが可能となった。

また、ベース領域５とコレクタ領域２との間の接合の面
積が縮小しているため、ベース・コレクタ間容量が低減
されている。

本実施例では、コレクタ電極として機能する電極が、基
板の裏面に形成されているため、前記エミッタ電極及び
ベース電極に類似したコレクタ電極を、基板の表面側に
設ける必要がない。このため、１個のバイポーラ素子が
基板上に占める割合が縮小する。

このように、本実施例の縦型ｐｎｐバイポーラトランジ
スタは、基板の裏面に形成したコレクタ電極と、２層の
多結晶シリコン層を用いて自己整合的に形成したベース
領域５及びエミッタ領域６とを有しており、これによっ
て、１個のバイポーラ素子が基板表面に於て占有する面
積を、従来の１個の横型ｐｎｐバイポーラトランジスタ
素子が占有する面積より格段に縮小することができた。

典型的には、従来の５×８μｍ２程度〜６×９μｌ１１
２程度の大きさから、本実施例の３×５μｍ２程度〜４
×６μｍ２程度の大きさに、その占有面積を縮小させる
ことができた。

また、本実施例のｐｎｐバイポーラトランジスタは、縦
型ｐｎｐ構造を有しているので、ｐ型基板とｐ◆型型数
散層らなるコレクタ領域とを電気的に分離するための、
横型ｐｎｐ構造のバイホーラトランジスタで必要であっ
たｎ型拡散層を必要としない。このため、本実施例の縦
型ｐｎｐバイポーラトランジスタでは、電気的に浮遊状
態となる該ｎ型拡散層の存在によって生じやすいラッチ
アップの問題が解決されている。

第２図に、本実施例のｂｌ−ＣＭＯＳインバータの回路
図を示す。

本実施例のｂｉ−ｃＭｏｓインバータは、コレクタが接
地された上述の縦型ｐｎｐバイポーラトランジスタ素子
２４と、コレクタが電源端子２７と接続されたｎｐｎバ
イポーラトランジスタ素子２３と、ソースが電源端子２
７と接続され、ドレインがｎｐｎバイポーラトランジス
タ素子２３のベースと接続されたｎ型ＭＯＳトランジス
タ２１と、ソースが接地され、ドレインが縦型ｐｎｐバ
イポーラトランジスタ素子２４のベース、及びｎｐｎバ
イポーラトランジスタ素子２３のベースと接続されたｎ
型ＭＯＳトランジスタ２２と、ｎ型ＭＯＳトランジスタ
２１のゲート及びｎ型ＭＯＳトランジスタ２２のゲート
に接続された入力部２５と、縦型ｐｎｐバイポーラトラ
ンジスタ素子２４のエミッタ、及びｎｐｎバイポーラト
ランジスタ素子２３のエミッタと接続された出力部２６
と、を備えている。

第２図かられかるように、本実施例のｂｌ−ＣＭＯＳイ
ンバータの入力段は、ｎ型ＭＯＳトランジスタ２１とｎ
型ＭＯＳトランジスタ２２とが相補的に接続されたＣＭ
ＯＳ回路であり、その出力段は、横型ｎｐｎバイポーラ
トランジスタ２３と縦型ｐｎｐバイポーラトランジスタ
２４とが相補的に接続されている。

このように、出力段を、横型ｎｐｎバイポーラトランジ
スタ２４と縦型ｐｎｐバイポーラトランジスタ２３とを
相補的に接続した構成とすることにより、入力段は、ｎ
型ＭＯＳトランジスタ２１とｎ型ＭＯＳトランジスタ２
２とを相補的に接続した構成とすることができた。この
ため、本実施例のｂｆ−ＣＭＯＳインバータを構成する
トランジスタの個数は４個に低減されている。

さらに、本実施例の縦型ｐｎｐバイポーラトランジスタ
２４は、エミッタ・ベース自己整合構造を有するため、
チップ上に於けるｂｆ−ＣＭＯＳインバータの占有面積
が縮小し、しかも、ラッチアップが起こりにくい。

典型的には、従来例のｂｉ−ＣＭＯＳインバータの面積
は、２０×７μ−程度〜２２×８μｍ２程度であったが
、本実施例のｂｌ−ＣＭＯＳインバータの面積は、１５
×５μ−程度〜１８×６μｍ２程度であった。

また、本実施例のｂｌ−ＣＭＯＳインバータを動作させ
るためには、ｎｐｎバイポーラトランジスタのＶＳＥ分
だけ、ｎ型ＭＯＳトランジスタ２２のゲート電圧を増加
させる必要がない。従って、その分、従来例のｂｉ−Ｃ
ＭＯＳインバータよりも、最低動作電圧を低減すること
ができた。典型的には、従来の最低動作電圧は、３．０
■であったが、本実施例の最低動作電圧は、２．３■で
あった。

この最低動作電圧の低下によって、ＭＯＳトランジスタ
の薄いゲート酸化膜等の劣化が防止され、ｂｉ−ＣＭＯ
Ｓインバータの信頼性が向上した。

この効果は、特に、ゲート長が１μ藁程度以下であるよ
うな微細なＭＯＳトランジスタを有するｂｉ−ＣＭＯＳ
インバータに於いて、顕著であった。

（発明の効果） このように本発明によれば、１）ｎｐバイポーラトラン
ジスタがエミッタ・ベース自己整合構造を有する縦型バ
イポーラトランジスタが提供される。

この縦型バイポーラトランジスタでは、基板上に於ける
その占有面積が縮小し、しかも、ラッチアップが起こり
にくくなっている。

また、本発明のｂｉ−ＣＭＯＳインバータに於ては、出
力段をｎｐｎバイポーラトランジスタと上記の縦型ｐｎ
ｐバイポーラトランジスタとを相補的に接続した構成と
することにより、入力段はｎ型ＭＯＳトランジスタとｎ
型トランジスタとを相補的に接続した簡単な構成とする
ことができる。

このため、本実施例のｂｉ−ＣＭＯＳインバータを構成
するために必要なトランジスタの個数は４個に低減され
ている。

また、本発明の構成によれば、ｂｉ−ＣＭＯＳインバー
タの最低動作電圧を低減することができ、ｂｌ−ＣＭＯ
Ｓインバータの信頼性が向上する。

この効果は、特に、ゲート長が１μ冒程度以下であるよ
うな微細なＭＯＳトランジスタを有するｂｌ−ＣＭＯＳ
インバータに於いて、顕著である。

４、　　　　の　　　な！　１ 第１図は本発明の実施例の縦型ｐｎｐバイポーラトラン
ジスタを示す断面図、第２図は第１図のバイポーラトラ
ンジスタを備えたｂｌ−ＣＭＯＳインバータを示す回路
構成図、第３図は従来のｂｆ−ＣＭＯＳインバータを示
す回路構成図、第４図は第３図のインバータに使用され
ているｎｐｎバイポーラトランジスタを示す断面図であ
る。

１・・・ｐ型基板、２・・・ｐ＋拡散層（コレクタ領域
）、３・・・エピタキシャル層、４・・・素子分離膜、
５・・・ｎ１拡散層（ベース領域）、６・・・ｐ＋拡散
層（エミッタ領域）、７・・・ベース電極、８・・・多
結晶シリコンエミッタ、９・・・層間絶縁膜、１０ａ、
１０ｂ・・・コンタクトホール、ｌｌａ、ｌｌｂ・・・
金属配線、２１・・・ｐ型ＭＯＳｌ−ランジスタ、２２
・・・ｎ型ＭＯＳトランジスタ、２３・・・横型ｎｐｎ
バイポーラトランジスタ、２４・・・縦型ｐｎｐバイポ
ーラトランジスタ、２５・・・入力部、２６・・・出力
部、２７・・・電源端子。

以上

Claims (1)

1. 【特許請求の範囲】 １、ｐ型半導体基板と、 該ｐ型半導体基板内に形成されたｐ型のコレクタ領域と
   、 該コレクタ領域上に形成されたｎ型のベース領域と、 該ベース領域内に形成されたｐ型のエミッタ領域と、 該ベース領域上に形成され、該ベース領域と電気的に接
   続されたベース電極と、 該エミッタ領域上に形成され、該ベース領域と電気的に
   接続されたエミッタ電極と、 を備えており、 該ベース電極は、ｎ型不純物を含んでおり、該ベース領
   域は、該ベース電極から該ｎ型不純物が拡散したｎ型拡
   散層であり、 該エミッタ電極は、ｐ型不純物を含んでおり、該エミッ
   タ領域は、該エミッタ電極から該ｐ型不純物が拡散した
   ｐ型拡散層である、 縦型ｐｎｐバイポーラトランジスタ素子。 ２、コレクタが接地された請求項１に記載の縦型ｐｎｐ
   バイポーラトランジスタ素子と、 コレクタが電源と接続されたｎｐｎバイポーラトランジ
   スタ素子と、 ソースが電源と接続され、ドレインが該ｎｐｎバイポー
   ラトランジスタ素子のベースと接続されたｐ型ＭＯＳト
   ランジスタと、 ソースが接地され、ドレインが該縦型ｐｎｐバイポーラ
   トランジスタ素子のベース及び該ｎｐｎバイポーラトラ
   ンジスタ素子の該ベースと接続されたｎ型ＭＯＳトラン
   ジスタと、 該ｐ型ＭＯＳトランジスタのゲート及び該ｎ型ＭＯＳト
   ランジスタのゲートに接続された入力部と、 該縦型ｐｎｐバイポーラトランジスタ素子のエミッタ、
   及び該ｎｐｎバイポーラトランジスタ素子のエミッタと
   接続された出力部と、 を同一基板上に備えたｂｉ−ＣＭＯＳインバータ。