JPH03256363A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03256363A JPH03256363A JP5545390A JP5545390A JPH03256363A JP H03256363 A JPH03256363 A JP H03256363A JP 5545390 A JP5545390 A JP 5545390A JP 5545390 A JP5545390 A JP 5545390A JP H03256363 A JPH03256363 A JP H03256363A
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- JP
- Japan
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- channel region
- gate electrode
- diffusion layers
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- drain
- Prior art date
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- Granted
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000009792 diffusion process Methods 0.000 claims abstract description 22
- 239000012535 impurity Substances 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 230000015556 catabolic process Effects 0.000 abstract description 7
- 230000002265 prevention Effects 0.000 abstract description 7
- 238000000034 method Methods 0.000 abstract description 2
- 230000005855 radiation Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 6
- 230000005684 electric field Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 230000005865 ionizing radiation Effects 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、−導電型の半導体基板上にチャネル領域を間
にしてソース領域とドレイン領域が形成され、さらにチ
ャネル領域の幅方向の両端に、耐放射線性を高めるため
に、前記基板濃度より高濃度の、−導電型の不純物拡散
層が形成されているＭＯＳ形半導体装置に関する。
にしてソース領域とドレイン領域が形成され、さらにチ
ャネル領域の幅方向の両端に、耐放射線性を高めるため
に、前記基板濃度より高濃度の、−導電型の不純物拡散
層が形成されているＭＯＳ形半導体装置に関する。
従来、高い耐放射線性を有する半導体装置は、般に第４
図の部分平面図に示す様に、ソース（Ｓ）・ドレイン（
Ｄ）領域、特にＮチャネルの両端に、Ｐ型基板より高濃
度のＰ型不純物拡散層２を設けることで、内部リーク電
流を防止している。この内部リーク電流は、第５図（ａ
）の平面図で示される経路が考えられ、同図の点線７の
様に、ソース・ドレイン領域Ｓ−Ｄの外で、第５図（ａ
）のＡ−Ａ断面図の同図（ｂ）に示すように、放射線に
より発生した電荷のため反転層を形成した厚いフィール
ド酸化膜８の下を通してソースＳ・ドレインＤ間に不要
なリーク電流がながれ、特性劣化をまねく。
図の部分平面図に示す様に、ソース（Ｓ）・ドレイン（
Ｄ）領域、特にＮチャネルの両端に、Ｐ型基板より高濃
度のＰ型不純物拡散層２を設けることで、内部リーク電
流を防止している。この内部リーク電流は、第５図（ａ
）の平面図で示される経路が考えられ、同図の点線７の
様に、ソース・ドレイン領域Ｓ−Ｄの外で、第５図（ａ
）のＡ−Ａ断面図の同図（ｂ）に示すように、放射線に
より発生した電荷のため反転層を形成した厚いフィール
ド酸化膜８の下を通してソースＳ・ドレインＤ間に不要
なリーク電流がながれ、特性劣化をまねく。
上述した高い耐放射線性を有する半導体装置の素子内リ
ーク電流防止用拡散層は、拡散層不純物濃度が高い程、
リーク電流減少効力は大きい。しかしながら、不純物濃
度を上げることで、この拡散層と隣接しているソース・
ドレイン領域間の耐圧を低下させてしまうという欠点が
ある。
ーク電流防止用拡散層は、拡散層不純物濃度が高い程、
リーク電流減少効力は大きい。しかしながら、不純物濃
度を上げることで、この拡散層と隣接しているソース・
ドレイン領域間の耐圧を低下させてしまうという欠点が
ある。
本発明の高い耐放射線性を有する半導体装置は、チャネ
ル領域の幅方向の両端にある素子内リーク防止用拡散層
の上を横切るゲート電極の部分を、チャネル領域上にあ
る部分より太くし、リーク防止用拡散層近傍のソース・
ドレイン領域を従来のものより離している。これにより
耐圧が向上するが、主要となるゲート部分のチャネル長
には変化がないので、従来のものと比較しても他の電気
的特性には影響がない。
ル領域の幅方向の両端にある素子内リーク防止用拡散層
の上を横切るゲート電極の部分を、チャネル領域上にあ
る部分より太くし、リーク防止用拡散層近傍のソース・
ドレイン領域を従来のものより離している。これにより
耐圧が向上するが、主要となるゲート部分のチャネル長
には変化がないので、従来のものと比較しても他の電気
的特性には影響がない。
つぎに本発明を図面を参照して説明する。
第１図は本発明の一実施例の部分平面図、第２図（ａ）
、 （ｂ）はそれぞれ第１図のＡ−Ａ線およびＢ−Ｂ
線断面図である。第１図および第２図において、−導電
型、例えばＰ型の基板１の上面側に、反対導電型、例え
ばＮ型の不純物拡散によりソース領域Ｓとドレイン領域
りとが、チャネル領域を間にはさんで形成されている。
、 （ｂ）はそれぞれ第１図のＡ−Ａ線およびＢ−Ｂ
線断面図である。第１図および第２図において、−導電
型、例えばＰ型の基板１の上面側に、反対導電型、例え
ばＮ型の不純物拡散によりソース領域Ｓとドレイン領域
りとが、チャネル領域を間にはさんで形成されている。
また、チャネル領域の幅方向（ソース・ドレイン間方向
と垂直方向）の両端には、基板１と同じ導電型のＰ型の
より高濃度のリーク電流防止用不純物拡散層２，２か形
成されており、チャネル領域上にはゲート電極４がゲー
ト絶縁膜３を介して形成されている。
と垂直方向）の両端には、基板１と同じ導電型のＰ型の
より高濃度のリーク電流防止用不純物拡散層２，２か形
成されており、チャネル領域上にはゲート電極４がゲー
ト絶縁膜３を介して形成されている。
ところで、ゲート電極４はリーク電流防止用のＰ型拡散
層２の上まで延長されているが、この延長部分は、Ｐ型
拡散層２上に入る前にゲート長方向の寸法が両側に拡げ
られ、拡がり、た寸法でＰ型拡散層２上を横切っている
。
層２の上まで延長されているが、この延長部分は、Ｐ型
拡散層２上に入る前にゲート長方向の寸法が両側に拡げ
られ、拡がり、た寸法でＰ型拡散層２上を横切っている
。
一般のＮチャネルトランジスタの場合、チャネル長を３
μｍ程度とすると、１２Ｖ程度の耐圧となるが、同じチ
ャネル長の高耐放射線性素子では９ｖ程度と低くなって
しまう。本実施例のように、ゲート電極を両端部で太く
すると、ソース・ドレイン間の距離を離すことができ、
リーク防止用Ｐ型拡散層と、ソースないしドレインとの
接合にかかる電界が小さくなり、結果として従来の電気
的特性をそのまま保持して耐圧特性のみ向上させること
ができる。また、耐圧を従来どおりとすればそれだけリ
ーク電流防止用のＰ散拡散層の不純物濃度を高濃度にす
ることができ、電離放射線による反転層を抑さえ、リー
ク電流減少効果を一層上げることができる。
μｍ程度とすると、１２Ｖ程度の耐圧となるが、同じチ
ャネル長の高耐放射線性素子では９ｖ程度と低くなって
しまう。本実施例のように、ゲート電極を両端部で太く
すると、ソース・ドレイン間の距離を離すことができ、
リーク防止用Ｐ型拡散層と、ソースないしドレインとの
接合にかかる電界が小さくなり、結果として従来の電気
的特性をそのまま保持して耐圧特性のみ向上させること
ができる。また、耐圧を従来どおりとすればそれだけリ
ーク電流防止用のＰ散拡散層の不純物濃度を高濃度にす
ることができ、電離放射線による反転層を抑さえ、リー
ク電流減少効果を一層上げることができる。
第３図は本発明の他の実施例の部分平面図である。本例
では、第１図の実施例におけるゲート電極の細い部分か
ら太い部分に拡がった箇所および太く拡がることからそ
のままの寸法に移行する箇所に角が立っていたのに対し
、この角を丸めて曲線にしている。これはゲート電圧が
印加された場合、角の部分に電界集中が起き、破壊の原
因になり兼ねないのでこの角をなくすことにより静電破
壊に対する耐性が一層向上される効果がある。
では、第１図の実施例におけるゲート電極の細い部分か
ら太い部分に拡がった箇所および太く拡がることからそ
のままの寸法に移行する箇所に角が立っていたのに対し
、この角を丸めて曲線にしている。これはゲート電圧が
印加された場合、角の部分に電界集中が起き、破壊の原
因になり兼ねないのでこの角をなくすことにより静電破
壊に対する耐性が一層向上される効果がある。
以上説明したように本発明は、高い耐放射線性を有した
半導体装置のゲート電極の形状を改良することで、従来
のものよりもソース・ドレイン間の耐圧を改善できる。
半導体装置のゲート電極の形状を改良することで、従来
のものよりもソース・ドレイン間の耐圧を改善できる。
また、他の電気的緒特性にはほとんど影響を与えないの
で設計の自由度、装置の信頼性の向上が期待できる。
で設計の自由度、装置の信頼性の向上が期待できる。
第１図は本発明の一実施例の部分平面図、第２図（ａ）
、’（ｂ）はそれぞれ第１図のＡ−Ａ線およびＢ−Ｂ線
断面図、第３図は本発明の他の実施例の部分平面図、第
４図は従来の半導体装置の部分平面図、第５図（ａ）は
ＭＯ３形半導体装置のソース・ドレイン間リーク電流を
説明するための部分平面図、同図（ｂ）は同図（ａ）の
Ａ−Ａ線断面図である。 １・・・・・・Ｐ型基板、２・・・・・・リーク電流防
止用Ｐ型高濃度不純物拡散層、３，４，５・・・・・・
ゲート電極、７・・・・・・リーク電流径路、８・・・
・・・フィールド酸化膜、Ｓ・・・・・・ソース、Ｄ・
・・・・・ドレイン。
、’（ｂ）はそれぞれ第１図のＡ−Ａ線およびＢ−Ｂ線
断面図、第３図は本発明の他の実施例の部分平面図、第
４図は従来の半導体装置の部分平面図、第５図（ａ）は
ＭＯ３形半導体装置のソース・ドレイン間リーク電流を
説明するための部分平面図、同図（ｂ）は同図（ａ）の
Ａ−Ａ線断面図である。 １・・・・・・Ｐ型基板、２・・・・・・リーク電流防
止用Ｐ型高濃度不純物拡散層、３，４，５・・・・・・
ゲート電極、７・・・・・・リーク電流径路、８・・・
・・・フィールド酸化膜、Ｓ・・・・・・ソース、Ｄ・
・・・・・ドレイン。
Claims (1)
- 一導電型の半導体基板の一主面側にチャネル領域を間
にはさんで反対導電型のソースとドレイン領域が形成さ
れ、前記チャネル領域の幅方向の両端に前記基板より高
濃度の一導電型の不純物拡散層が形成され、さらに、前
記不純物拡散層の一部分およびチャネル領域上にゲート
絶縁膜を介してゲート電極が形成されたＭＯＳ形半導体
装置において、前記ゲート電極の前記拡散層上にある部
分のチャネル長方向の寸法がチャネル領域上にある部分
の寸法より大であることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2055453A JP2973450B2 (ja) | 1990-03-06 | 1990-03-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2055453A JP2973450B2 (ja) | 1990-03-06 | 1990-03-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03256363A true JPH03256363A (ja) | 1991-11-15 |
| JP2973450B2 JP2973450B2 (ja) | 1999-11-08 |
Family
ID=12999026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2055453A Expired - Lifetime JP2973450B2 (ja) | 1990-03-06 | 1990-03-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2973450B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0804830A4 (en) * | 1995-11-21 | 1998-04-29 | Information Storage Devices | A clocked high voltage switch |
-
1990
- 1990-03-06 JP JP2055453A patent/JP2973450B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0804830A4 (en) * | 1995-11-21 | 1998-04-29 | Information Storage Devices | A clocked high voltage switch |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2973450B2 (ja) | 1999-11-08 |
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