JPH03257544A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH03257544A JPH03257544A JP2057047A JP5704790A JPH03257544A JP H03257544 A JPH03257544 A JP H03257544A JP 2057047 A JP2057047 A JP 2057047A JP 5704790 A JP5704790 A JP 5704790A JP H03257544 A JPH03257544 A JP H03257544A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- interruption
- interrupt
- prescribed
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Debugging And Monitoring (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプロセッサに関し、特にソフトウェア
開発に必要とされるデイバック機能を有するマイクロプ
ロセッサに関する。
開発に必要とされるデイバック機能を有するマイクロプ
ロセッサに関する。
従来、この種のマイクロプロセッサにおいては、ソフト
０エアの開発に当ってのディバ・γり機能として、特定
のアドレスにアクセスを行うことにより、所定の割込み
が発生されるという機能を有しているのが一般である。
０エアの開発に当ってのディバ・γり機能として、特定
のアドレスにアクセスを行うことにより、所定の割込み
が発生されるという機能を有しているのが一般である。
上述した従来のマイクロプロセッサは、ソフト０エアの
開発に当ってデイバックを行う場合、当然の機能として
、既知のアドレスにアクセスを行うことにより所定の割
込みが発生されるという機能を有しているため、近年の
ように、リロケータブル・アセンブラまたはコンパイラ
等のように、ソフトウェア開発技術者がアドレスの管理
を直接に行わず、且つ、成る特定の命令によって割込み
を行うことを必要とする場合には、当該ソフトウェアの
内部を、事前に詳細に調査しておく必要があり、ソフト
ウェア開発の効率を低下させるという欠点がある。
開発に当ってデイバックを行う場合、当然の機能として
、既知のアドレスにアクセスを行うことにより所定の割
込みが発生されるという機能を有しているため、近年の
ように、リロケータブル・アセンブラまたはコンパイラ
等のように、ソフトウェア開発技術者がアドレスの管理
を直接に行わず、且つ、成る特定の命令によって割込み
を行うことを必要とする場合には、当該ソフトウェアの
内部を、事前に詳細に調査しておく必要があり、ソフト
ウェア開発の効率を低下させるという欠点がある。
本発明のマイクロプロセッサは、割込みの対象となる所
定の命令語を記憶する手段と、蒋記記憶する手段の内容
と、外部からフェッチされた命令語とを比較して１両者
が一致する場合に所定の割込みを発生する手段と、を備
えて構成される。
定の命令語を記憶する手段と、蒋記記憶する手段の内容
と、外部からフェッチされた命令語とを比較して１両者
が一致する場合に所定の割込みを発生する手段と、を備
えて構成される。
次に、本発明について図面を参照して説明する。第１図
は、本発明の第１の実施例のブロック図である。第１図
に示されるように、本実施例は、実行ユニット１と、外
部に対するバスサイクルの制御を行う外部バス制御ユニ
ット２と、ブリフェッチ・キュー３と、割込み発生の命
令を記憶するトラップ命令レジスタ４と、割込み発生回
路５と、を備えて＃Ｉ成される。
は、本発明の第１の実施例のブロック図である。第１図
に示されるように、本実施例は、実行ユニット１と、外
部に対するバスサイクルの制御を行う外部バス制御ユニ
ット２と、ブリフェッチ・キュー３と、割込み発生の命
令を記憶するトラップ命令レジスタ４と、割込み発生回
路５と、を備えて＃Ｉ成される。
第１図において、トラップ命令レジスタ４には、予め所
定の剖込みを発生させる命令が設定される。また、外部
バス制御ユニット２により、所定の命令が１リフイツチ
・キュー３に読込まれる。
定の剖込みを発生させる命令が設定される。また、外部
バス制御ユニット２により、所定の命令が１リフイツチ
・キュー３に読込まれる。
実行ユニットｌにおいてアリツイツチ・キュー３より前
記命令を読込む際には、同時に、割込み発生回路５にも
当該命令が転送される。割込み発生回路５は多ビ・ソト
のコンパレータを含んでｍｃされており、上記の転送さ
れてくる命令と、トラ、γプ命令レジスタ４に予め設定
されているビット列の比較が行われる。これら両者が一
致する場合には、割込み信号が生成されて実行ユニ・ソ
トｌに送られ、実行ユニ・ソトＹに対する割込み要求が
実行される。
記命令を読込む際には、同時に、割込み発生回路５にも
当該命令が転送される。割込み発生回路５は多ビ・ソト
のコンパレータを含んでｍｃされており、上記の転送さ
れてくる命令と、トラ、γプ命令レジスタ４に予め設定
されているビット列の比較が行われる。これら両者が一
致する場合には、割込み信号が生成されて実行ユニ・ソ
トｌに送られ、実行ユニ・ソトＹに対する割込み要求が
実行される。
従って、実行ユニット■を介して転送されてくる命令が
、トラップ命令レジスタ４に予め設定されている命令内
容と一致しない場合には、実行ユニットｌに対する割込
み要求は行われない。
、トラップ命令レジスタ４に予め設定されている命令内
容と一致しない場合には、実行ユニットｌに対する割込
み要求は行われない。
次に、本発明の第２の実施例について説明する。第２図
は、第２の実施例のブロック図である。第２図に示され
るように。本実施例は、実行ユニット６と、外部バス制
御ユニット７と、ブリフェッチ・キュー８と、トラップ
命令レジスタ９と、割込み発生回路１０と、割込みタイ
プ・レジスタＵと、を備えて構成される。
は、第２の実施例のブロック図である。第２図に示され
るように。本実施例は、実行ユニット６と、外部バス制
御ユニット７と、ブリフェッチ・キュー８と、トラップ
命令レジスタ９と、割込み発生回路１０と、割込みタイ
プ・レジスタＵと、を備えて構成される。
本実施例おいては１個々のトラップ命令レジスタ９に対
して、それぞれ対応する割込みタイプ・レジスタｌｌが
個別に設けられている。トラップ命令レジスタ９には、
予め割込みを発生させる命令が設定され、また、割込み
タイプ・レジスタ１１には、予め割込みベクタが設定さ
れる。
して、それぞれ対応する割込みタイプ・レジスタｌｌが
個別に設けられている。トラップ命令レジスタ９には、
予め割込みを発生させる命令が設定され、また、割込み
タイプ・レジスタ１１には、予め割込みベクタが設定さ
れる。
外部バス制御ユニット７により、所定の命令がブリツイ
ツチ・キュー８に読込まれると、多ビットのコンパレー
タにより構成されている割込み発生回路１０においては
、ブリツイツチ・キュー８の内容とトラップ命令レジス
タ９の内容が比較され、両者が一致する場合には、実行
ユニット６に対する割込み要求が発生される。勿論、一
致しない場合には、割込み要求は出されない、また、こ
の時点において、割込みベクタ・タイプにより、割込み
タイプ・レジスタ１１に設定されている値が読出される
。
ツチ・キュー８に読込まれると、多ビットのコンパレー
タにより構成されている割込み発生回路１０においては
、ブリツイツチ・キュー８の内容とトラップ命令レジス
タ９の内容が比較され、両者が一致する場合には、実行
ユニット６に対する割込み要求が発生される。勿論、一
致しない場合には、割込み要求は出されない、また、こ
の時点において、割込みベクタ・タイプにより、割込み
タイプ・レジスタ１１に設定されている値が読出される
。
なお、本実施例においては、トラップを発生する命令ご
とに、割込み処理を変更することが可能である。
とに、割込み処理を変更することが可能である。
以上、詳細に説明したように、本発明は、ソフトウェア
の開発に当り、特定の命令コードを実行することにより
所要の割込みを発生させることができるため、上記ソフ
トウェア開発のために要するコンピュータによる支援作
業の効率化を図ることができるという効果がある。
の開発に当り、特定の命令コードを実行することにより
所要の割込みを発生させることができるため、上記ソフ
トウェア開発のために要するコンピュータによる支援作
業の効率化を図ることができるという効果がある。
第１図および第２図は、それぞれ本発明の第１および第
２の実施例のブロック図である。 図において、１．６−・・・・・実行ユニット、２，７
９９．・・・外部バス制御ユニット、３，８−・・・・
・ブリフェッチ・キュー、４．９・・・・・・トラップ
命令レジスタ、５．１０−・・・・・割込み発生回路、
１１・・・・・・割込みタイプ・レジスタ。
２の実施例のブロック図である。 図において、１．６−・・・・・実行ユニット、２，７
９９．・・・外部バス制御ユニット、３，８−・・・・
・ブリフェッチ・キュー、４．９・・・・・・トラップ
命令レジスタ、５．１０−・・・・・割込み発生回路、
１１・・・・・・割込みタイプ・レジスタ。
Claims (1)
- 【特許請求の範囲】 割込みの対象となる所定の命令語を記憶する手段と、 前記記憶する手段の内容と、外部からフェッチされた命
令語とを比較して、両者が一致する場合に所定の割込み
を発生する手段と、を備えることを特徴とするマイクロ
プロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2057047A JPH03257544A (ja) | 1990-03-07 | 1990-03-07 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2057047A JPH03257544A (ja) | 1990-03-07 | 1990-03-07 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03257544A true JPH03257544A (ja) | 1991-11-18 |
Family
ID=13044538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2057047A Pending JPH03257544A (ja) | 1990-03-07 | 1990-03-07 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03257544A (ja) |
-
1990
- 1990-03-07 JP JP2057047A patent/JPH03257544A/ja active Pending
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