JPH0481928A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は情報処理装置に関し、特に仮想記憶方式を採用
し、命令取出、オペランドアドレス計算、アドレス変換
、キャッシュアクセスおよび演算の各ステージを持つ情
報処理装置に関するものである。

従来技術 従来の情報処理装置での命令処理過程を、図面を参照し
て説明する。第２図に示すように、命令取出しステージ
では、命令取出回路１１が、命令アドレスレジスタ１０
の出力１（１１によって命令語１０２を取出し、命令レ
ジスタ１４に格納する。同時に、命令語１０２から、命
令語長生成回路１２によって命令語長１０３が生成され
、命令アドレス更新回路１３が、命令語長１０３と命令
アドレスレジスタ１０の出力ｌｏｔとから、更新アドレ
ス１０４を生成し、命令アドレスレジスタ１０に格納す
る。

オペランドアドレス計算ステージでは、命令レジスタ１
４の出力１０５によってアドレス計算入力として指定さ
れる汎用レジスタ１５の出力１０６と、命令レジスタ１
０の出力１０５とが、オペランドアドレス計算回路１６
に与えられ、その結果１０８が論理アドレスレジスタ１
７に格納される。同時に、命令レジスタ１４の出力１０
５によって、第１オペランドとして指定される汎用レジ
スタ１５の出力１０７が、アドレス変換ステージの第１
オペランドレジスタ１９に格納される。

アドレス変換ステージでは、論理アドレスレジスタ１７
の出力１０９が、アドレス変換回路１８によって物理ア
ドレス１１０に変換され、物理アドレスレジスタ２０に
格納される。同時に、アドレス変換ステージの第１オペ
ランドレジスタ１９の出力１１１が、キャッシュアクセ
スステージの第１オペランドレジスタ５２に格納される
。

キャッシュアクセスステージでは、物理アドレスレジス
タ２０の出力１１２が、キャッシュ回路２１に与えられ
、第２オペランドデータ１１３として、第２オペランド
レジスタ２３に格納される。同時に、キャッシュアクセ
スステージの第１オペランドレジスタ５２の出力１１４
が、第１オペランドレジスタ５４に格納される。

演算ステージでは、第１オペランドレジスタ５４の出力
１１Ｂと第２オペランドレジスタ２３の出力１１５に対
して、演算回路２５で演算が行なわれ、その結果１１７
が汎用レジスタ１５に格納される。

この種の情報処理装置では、１命令の処理に、命令取出
、オペランドアドレス計算、アドレス変換、キャッシュ
アクセスおよび演算の５ステージを必要とし、命令を順
次実行するため、命令の実行効率が低いという欠点があ
る。

発明の目的 本発明の目的は命令の実行効率を向上可能とした情報処
理装置を提供することである。

発明の構成 本発明によれば、命令取出およびキャッシュアクセスの
ステージを有し仮想記憶方式を採用した情報処理装置で
あって、前記命令取出ステージにおいて、命令アドレス
により索引される命令アドレス行列記憶手段と、前記命
令アドレスにより索引されるオペランドアドレス行列記
憶手段と、前記命令アドレスおよび前記命令アドレス行
列記憶手段からの命令アドレスを比較する比較手段と、
この比較手段での比較結果により前記命令アドレス行列
記憶手段に次に実行すべき命令アドレスが登録されてい
ると判定された場合、前記オペランドアドレス行列記憶
手段からの物理ページアドレス情報、アドレス生成に用
いるレジスタ情報および前記命令取出ステージの命令語
で示される変位情報から次に実行すべき命令のオペラン
ドアドレスを生成するオペランドアドレス生成手段と、
このオペランドアドレス生成手段で生成されたアドレス
で前記キャッシュアクセスステージの動作を開始する手
段とを含むことを特徴とする情報処理装置が得られる。

実施例 次に本発明の一実施例について図面を参照して詳細に説
明する。

第１図を参照すると、本発明の一実施例は、命令処理過
程における命令取出ステージでは、命令アドレスを格納
する命令アドレスレジスタ１０、このレジスタ１０のア
ドレス１０１により命令を取出す命令取出回路１１、こ
の回路１１からの命令語１０２に基づいて命令語長１０
３を生成する命令語長生成回路１２、この回路１２から
の命令語長１０３およびレジスタ１０からのアドレスに
基づいて更新アドレス１０４を生成し命令アドレスレジ
スタ１０に送る命令アドレス更新回路１３、命令アドレ
スレジスタ１０の下位出力２０２により２つのコンパー
トメントを並行して読出す命令アドレス行列メモリ３０
、このメモリ３０からの出力２０３および２０４とレジ
スタ１０の上位出力２０１とを比較する２つの比較回路
３２および３３、これら回路３２および３３の比較結果
２０５および２０Ｂに基づいてメモリ３０のいずれのコ
ンパートメントに次に実行すべき命令が登録されている
か否かを判断し、登録されている方のコンパートメント
に対応するオペランドアドレス行列メモリ３１のコンパ
−トメントを選択するようにコンノスートメント選択信
号２０７を出力するヒツト判定回路３４、命令アドレス
レジースタ１０の下位出力により指定された位置から２
つのコンパートメントを出力するオペランドアドレス行
列メモリ３１、およびこのメモリ３１からの出力２０８
および２０９のうちいずれか１つを選択信号２０７によ
り選択する第１の選択回路３５を備えている。

本発明の一実施例の特徴の１つは、オペランドアドレス
計算ステージとキャッシュアクセスステージとが並行し
て実行されることにある。

これらのステージには、第１の選択回路３５の出力中の
汎用レジスタフィールド２１Ｑにより出力２１５を出力
する汎用レジスタ１５、これらレジスタ１５の出力２１
５および回路１１が出力する命令語１０２中の変位フィ
ールドからページ内アドレス２１Ｂを生成するページ内
アドレス計算回路６０、この回路６０からのアドレス２
１Ｇと第１の選択回路３５の出力２１４とアドレス変換
回路１８の出力１１０とのいずれかを物理アドレス比較
回路３８の出力２１３により選択する第２の選択回路３
６、この第２の選択回路３６の出力２１１を格納する物
理アドレスレジスタ２０．このレジスタ２０からの物理
アドレス１１２によりアクセスされるキャッシュ回路２
１、命令取出回路１１からの命令語１０２を格納する命
令レジスタ１４、この命令レジスタ１４からの出力によ
り、汎用レジスタ１５から与えられる出力１０６とレジ
スタ１４の出力１０５とからオペランドアドレスを生成
するオペランドアドレス計算回路１６、この回路１６で
生成されるオペランドアドレス１０８を格納する論理ア
ドレスレジスタ１７およびアドレス変換ステージ命令レ
ジスタ６１の出力２１ｇを格納するキャッシュアクセス
ステージ命令レジスタ６２、命令アドレスレジスタ１０
の上位出力２０１を格納するオペランドアドレス計算ス
テージ命令アドレスレジスタ６３と、このレジスタ６３
の出力２２０を格納するアドレス変換ステージ命令アド
レスレジスタ６４と、このレジスタ６４の出力２２１を
格納するキャッシュアクセスステージ命令アドレスレジ
スタ６５を含む。

本発明の一実施例の特徴の他の１つは、アドレス変換ス
テージおよび演算ステージにおいて並行して動作がなさ
れる。

これらのステージでは、レジスタ１２からの物理アドレ
ス１１２を格納するアドレス変換ステージ物理アドレス
レジスタ３７、レジスタ１７からの論理アドレス１０９
を物理アドレス１１０に変換するアドレス変換回路１８
、この回路１８からの物理アドレス１１０およびレジス
タ３７からの物理アドレス２１２を比較する物理アドレ
ス変換回路３８、この回路３８の比較結果２１８を格納
するｐフリップフロップ（Ｆ／Ｆ）３９、命令レジスタ
１４の出力１０５により汎用レジスタ１５から出力され
る第１オペランド１０７を格納するアドレス変換ステー
ジ第１オペランドレジスタ１９、キャッシュ回路２１か
らの第２オペランド１１Ｂを格納する第２オペランドレ
ジスタ２３、これらレジスタ１９および２３からの第１
および第２オペランドｌｌｌおよび１１５に基づいて演
算を行なう演算回路２５、および命令レジスタ１４の出
力１０５を格納するアドレス変換ステージ命令レジスタ
６１を含む。

次に本発明の一実施例の動作について第１図を参照しな
がら、詳細に説明する。

第１図を参照すると、本発明の一実施例による命令処理
過程の命令取出ステージでは、命令取出回路１１が、命
令アドレスレジスタ１０の出力ｌＯ１により命令語１０
２を取出し、命令レジスタ１４に格納する。同時に命令
語１０２から、命令語長生成回路１２により命令語長１
０３が生成され、命令語アドレス更新回路１３が、命令
語長１０３と命令アドレスレジスタ１０の出力１０１と
から更新アドレス１０４を生成し、命令アドレスレジス
タ１０に格納する。

命令アドレスレジスタ１０の上位出力２０１をオペラン
ドアドレス計算ステージの命令アドレスレジスタ６３に
格納する。

また、命令アドレスレジスタ１０の下位出力２０２が命
令アドレス行列メモリ３０およびオペランドアドレス行
列メモリ３１に与えられる。比較回路３２および３３は
、与えられたア下レスて示される命令アドレス行列メモ
リ３０の２つのコンパートメントの出力２０３　、２０
４を、命令アドレスレジスタ１０の上位出力２０１とそ
れぞれ比較し、比較結果２０５および２０６をヒツト判
定回路３４に与える。

このヒツト判定回路３４は、命令アドレス行列メモリ３
０のいずれのコンパートメントに、次に実行すべき命令
が登録されているかを判断し、登録されている方のコン
パートメントに対応するオペランドアドレス行列のコン
パートメントを選択するように、コンパートメント選択
信号２０７を第１の選択回路３５に送る。この第１の選
択回路３５は、コンパートメント選択信号２０７にした
がって、オペランドアドレス行列メモリ３１の２つのコ
ンパートメント出力２０８および２０９を選択する。

ページ内アドレス計算回路６０は、第１の選択回路３５
の出力中の汎用レジスタフィールド２１０によって指定
される汎用レジスタ出力２１５と、命令取出回路１１が
出力する命令語１０２中の変位フィールドとから、ペー
ジ内アドレス２１６を求める。

ページ内アドレス２１Ｂは、第１の選択回路３５の出力
中の物理ページアドレスフィールド２１４と結合され、
第２の選択回路３６に送られる。そして、第２の選択回
路３６は、この結合アドレスを選択し、物理アドレスレ
ジスタ２０に格納する。

オペランドアドレス計算ステージでは、命令レジスタ１
４の出力１０５によって、アドレス計算入力として指定
される汎用レジスタ１５の出力１０６と、命令レジスタ
１４の出力１０５とが、オペランドアドレス計算回路１
６に与えられ、その結果１０８が論理アドレスレジスタ
１７に格納される。

同時に、命令レジスタ１４の出力１０５によって、第１
オペランドとして指定される汎用レジスタ１５の出力１
０７が、アドレス変換ステージの第１オペランドレジス
タ１９に格納される。

また、オペランドアドレス計算ステージの命令アドレス
レジスタ６３の出力２２０がアドレス変換ステージの命
令アドレスレジスタ６４に格納される。

さらに、物理アドレスレジスタ２０の出力１１２が、キ
ャッシュ回路２１に与えられ、第２オペランドデータ１
１Ｂとして、第２オペランドレジスタ２３に格納される
。また、物理アドレスレジスタ２０の出力１１２は、ア
ドレス変換ステージの物理アドレスレジスタ３７に格納
される。

また、アドレス変換ステージの命令アドレスレジスタ６
４の出力２２１がキャッシュアクセスステージの命令ア
ドレスレジスタ６５に格納される。

アドレス変換ステージでは、論理アドレスレジスタ１７
の出力１０９が、アドレス変換回路１８により、物理ア
ドレス１１０に変換される。物理アドレス変換回路３８
は、物理アドレス１１０とアドレス変換ステージの物理
アドレスレジスタ３７の出力２１２とを比較し、比較結
果２１３を出力する。比較結果２１８が一致を示してい
れば、汎用レジスタ１５は、アドレス変換ステージの第
１オペランドレジスタ１９の出力１１１と第２オペラン
ドレジスタ２３の出力１１５との演算結果１１７を格納
し、１命令の処理が終了する。

不一致を示していれば、命令アドレスレジスタ１０、命
令レジスタ１４、汎用レジスタ１５、および論理アドレ
スレジスタ１７の更新動作は全て抑止されるとともに、
第２の選択回路３６は、その出力２１１として物理アド
レス１１０を選択し、物理アドレスレジスタ２０に格納
させる。また比較結果２１３はＤタイプフリップフロッ
プ３９に格納される。

そして、次のサイクルで、物理アドレスレジスタ２０の
出力１１２が、キャッシュ回路２１に与えられ、第２オ
ペランドデータ１１３として、第２オペランドレジスタ
２３に格納されると同時に、物理アドレスレジスタ２０
の出力１１２は、アドレス変換ステージの物理アドレス
レジスタ３７に格納される。また、Ｄタイプフリップフ
ロップ３９の出力により、オペランドアドレス行列３１
に、物理１ドレスレジスタ２０の出力１１２の中の物理
ページアドレスとキャッシュアクセスステージ命令レジ
スタ５２の出力２１９中のアドレス計算汎用しジスタ番
号および変位とが、格納される。また、同時に命令アド
レス行列３０に、キャッンユアクセスステージの命令ア
ドレスレジスタ６５の出力２２２が格納される。

さらに次のサイクルで、アドレス変換ステージを再び行
い、今度は、物理アドレス比較回路３８の出力２１３が
一致を示すので、命令処理が終了する。

こうすることにより、命令の実行毎に命令アドレス行列
３０及びオペランドアドレス行列３１に、その命令アド
レス及びオペランドアドレスが登録されることになるの
で、次にその命令の実行時には、これ等行列に格納され
ているアドレスを用いることができる。その場合には、
オペランドアドレス計算ステージとキャッシュアクセス
ステージ、更にはアドレス変換ステージと演算ステージ
との各同時実行が可能となる。

尚、物理アドレス比較回路３８により、物理アドレスレ
ジスタ２０の物理アドレス１１２と、アドレス変換回路
１８の物理アドレス１１０とを比較して一致を見ている
のは、汎用レジスタ１５の内容の書換え等により、第２
の選択回路３６によって選択された結合アドレス（２１
４と２１６との結合）が無効となっているかどうかを判
別しているのである。

発明の詳細 な説明したように本発明は、過去に実行したことのある
命令のオペランドアドレスをオペランドアドレス行列に
格納しておくことで、オペランドアドレス計算ステージ
とキャッシュアクセスステージ、アドレス変換ステージ
と演算ステージの同時実行を可能にするため、命令の実
行効率が平均的に従来よりも高くなるという効果がある
。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図、第２図は従来の情
報処理装置を示す図である。 主要部分の符号の説明 １０・・・・・・命令アドレスレジスタ１１・・・・・
・命令取出回路 １２・・・・・・命令語長生成回路 １３・・・・・・命令アドレス更新回路１４・・・・・
・命令レジスタ １５・・・・・・汎用レジスタ １６・・・・・・オペランドアドレス計算回路１７・・
・・・論理アドレスレジスタ １８・・・・・・アドレス変換回路 １９・・・・・・アドレス変換ステージの第１オペラン
ドレジスタ ２０・・・・・・物理アドレスレジスタ２１・・・・・
・キャッシュ回路 ２３・・・・・・第２オペランドレジスタ２５・・・・
・・演算回路 ３０・・・・・・命令アドレス行列 ３１・・・・・・オペランドアドレス行列３２、３３・
・・・・・比較回路 ３４・・・・・ヒツト判定回路 ３５・・・・・・第１の選択回路 ３６・・・・・・第２の選択回路 ３７・・・・・・アドレス変換ステージ物理アドレスレ
ジスタ ３８・・・・・・物理アドレス比較回路６０・・・・・
・ページ内アドレス計算回路６１・・・・・・アドレス
変換ステージ命令レジスタ ６２・・・・・・キャッシュアクセス ステージ命令レジスタ

Claims (1)

【特許請求の範囲】
1. （１）命令取出およびキャッシュアクセスのステージを
   有し仮想記憶方式を採用した情報処理装置であって、前
   記命令取出ステージにおいて、命令アドレスにより索引
   される命令アドレス行列記憶手段と、前記命令アドレス
   により索引されるオペランドアドレス行列記憶手段と、
   前記命令アドレスおよび前記命令アドレス行列記憶手段
   からの命令アドレスを比較する比較手段と、この比較手
   段での比較結果により前記命令アドレス行列記憶手段に
   次に実行すべき命令アドレスが登録されていると判定さ
   れた場合、前記オペランドアドレス行列記憶手段からの
   物理ページアドレス情報、アドレス生成に用いるレジス
   タ情報および前記命令取出ステージの命令語で示される
   変位情報から次に実行すべき命令のオペランドアドレス
   を生成するオペランドアドレス生成手段と、このオペラ
   ンドアドレス生成手段で生成されたアドレスで前記キャ
   ッシュアクセスステージの動作を開始する手段とを含む
   ことを特徴とする情報処理装置。