JPH0481929A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は情報処理装置に関し、特に仮想記憶方式を採用
し、命令取出、オペラ・ンドアドレス計算、アドレス変
換、キャッシュアクセスおよび演算の各ステージを持つ
情報処理装置に関するものである。

従来技術 従来の情報処理装置での命令処理過程を、図面を参照し
て説明する。第２図に示すように、命令取出しステージ
では、命令取出回路１１が、命令アドレスレジスタ１０
の出力１０１によって命令語１０２を取出し、命令レジ
スタ１４に格納する。同時に、命令語１０２から、命令
語長生成回路１２によって命令語長１０３が生成され、
命令アドレス更新回路１３が、命令語長１０３と命令ア
ドレスレジスタ１０の出力１０１とから、更新アドレス
１０４を生成し、命令アドレスレジスタ１０に格納する
。

オペランドアドレス計算ステージでは、命令レジスタ１
４の出力１０５によってアドレス計算入力として指定さ
れる汎用レジスタ１５の出力１０Ｂと、命令レジスタ１
０の出力１０５とが、オペランドアドレス計算回路１６
に与えられ、その結果１０８が論理アドレスレジスタ１
７に格納される。同時に、命令レジスタ１４の出力１０
５によって、第１オペランドとして指定される汎用レジ
スタ１５の出力１０７が、アドレス変換ステージの第１
オペランドレジスタ１９に格納される。

アドレス変換ステージでは、論理アドレスレジスタ１７
の出力１０９が、アドレス変換回路１８によって物理ア
ドレス１１０に変換され、物理アドレスレジスタ２０に
格納される。同時に、アドレス変換ステージの第１オペ
ランドレジスタ１９の出力１１１が、キャッシュアクセ
スステージの第１オペランドレジスタ５２に格納される
。

キャッシュアクセスステージでは、物理アドレスレジス
タ２０の出力１１２が、キャッシュ回路２１に与えられ
、第２オペランドデータ１１３として、第２オペランド
レジスタ２３に格納される。同時に、キャッシュアクセ
スステージの第１オペランドレジスタ５２の出力１１４
が、第１オペランドレジスタ５４に格納される。

演算ステージでは、第１オペランドレジスタ５４の出力
１１Ｂと第２オペランド・レジスタ２３の出力１１５に
対して、演算回路２５で演算が行なわれ、その結果１１
７が汎用レジスタ１５に格納される。

この種の情報処理装置では、１命令の処理に、命令取出
、オペランドアドレス計算、アドレス変換、キャッシュ
アクセスおよび演算の５ステージを必要とし、命令を順
次実行するため、命令の実行効率が低いという欠点があ
る。

発明の目的 本発明の目的は命令の実行効率を向上可能とした情報処
理装置を提供することである。

発明の構成 本発明によれば、命令取出ステージ、オペランドアドレ
ス計算ステージ、アドレス変換ステージ及びキャッシュ
アクセスのステージを有し仮想記憶方式を採用した情報
処理装置であって、前記命令取出ステージにおいて、命
令アドレスにより索引される命令アドレス行列記憶手段
と、前記命令アドレスにより索引されるオペランドアド
レス行列記憶手段と、前記命令アドレスおよび前記命令
アドレス行列記憶手段からの命令アドレスを比較する比
較手段と、前記オペランドアドレス計算ステージにおい
て、前記命令アドレスにより取出された命令で示される
汎用レジスタの出力及び変位情報を用いてオペランドア
ドレスを計算するオペランドアドレス計算手段と、前記
比較手段での比較結果により前記命令アドレス行列記憶
手段に次に実行すべき命令アドレスが登録されていると
判定された場合、前記オペランドアドレス行列記憶手段
からの物理ページアドレス情報と前記オペランドアドレ
ス計算手段の出力中のページ内アドレス情報とから直ち
に前記キャッシュアクセスステージの動作を開始する手
段とを含むことを特徴とする情報処理装置が得られる。

実施例 次に本発明の一実施例について図面を参照して詳細に説
明する。

第１図を参照すると、本発明の一実施例は、命令処理過
程における命令取出ステージでは、命令アドレスを格納
する命令アドレスレジスタ１０、このレジスタ１０のア
ドレス１０１により命令を取出す命令取出口路１１、こ
の回路１１からの命令語１０２に基づいて命令語長１０
３を生成する命令語長生成回路１２、この回路１２から
の命令語長１０３およびレジスタ１０からのアドレスに
基づいて更新アドレス１０４を生成し命令アドレスレジ
スタ１０に送る命令アドレス更新回路１３、命令アドレ
スレジスタ１０の下位出力２０２により２つのコンパー
トメントを並行して読出す命令アドレス行列メモリ３０
、このメモリ３０からの出力２０３および２０４とレジ
スタ１０の上位出力２０１とを比較する２つの比較回路
３２および３３、これら回路３２および３３の比較結果
２０５および２０Ｂに基づいてメモリ３０のいずれのコ
ンパートメントに次に実行すべき命令が登録されている
か否かを判断し、登録されている方のコンパートメント
に対応するオペランドアドレス行列メモリ３１のコンパ
ートメントを選択するようにコンパートメント選択信号
２０７を出力するヒツト判定回路３４、命令アドレスレ
ジスタ１０の下位出力により指定された位置から２つの
コンパートメントを出力するオペランドアドレス行列メ
モリ３１、およびこのメモリ３１からの出力２０８およ
び２０９のうちいずれか１つを選択信号２０７により選
択する第１の選択回路３５を備えている。

本発明の一実施例の特徴の１つは、オペランドアドレス
計算ステージと゛キャッシュアクセスステージとが並行
して実行されることにある。

これらのステージには、命令レジスタ１４の出力１０５
により示される出力１０Ｂを出力する汎用レジスタ１５
、第１の選択回路３５の出力２１５とアドレス変換回路
１８の出力２１０とのいずれかを物理アドレス比較回路
３８の出力２１３により選択する第２の選択回路３６、
この第２の選択回路３６の出力２１１を格納する物理ペ
ージアドレスレジスタ２０、このレジスタ２０からの物
理ページアドレス１１２及びオペランドアドレス計算回
路１６の出力１０８中のページ内アドレスによりアクセ
スされるキャッシュ回路２１、命令取出回路１１からの
命令語１０２を格納する命令レジスタ１４、この命令レ
ジスタ１４からの出力により、汎用レジスタ１０Ｂから
与えられる出力１０Ｂとレジスタ１４の出力１０５とか
らオペランドアドレスを生成するオペランドアドレス計
算回路１６、この回路１６て生成されるオペランドアド
レス１０ｇを格納する論理アドレスレジスタ１７を含む
。

また、命令アドレスレジスタ１０の上位出力２０１を格
納するオペランドアドレス計算ステージ命令アドレスレ
ジスタ６３と、このレジスタ６３の出力２２０を格納す
るアドレス変換ステージ命令アドレスレジスタ６４と、
このレジスタ６４の出力２２１を格納するキャッシュア
クセスステージ命令アドレスレジスタ６５とが設けられ
ている。

本発明の一実施例の特徴の他の１つは、アドレス変換ス
テージおよび演算ステージにおいて並行して動作がなさ
れる。

これらのステージでは、レジスタ１２からの物理ページ
アドレス１１２を格納するアドレス変換ステージ物理ア
ドレスレジスタ３７、レジスタ１７からの論理アドレス
１０９を物理ページアドレス１１０に変換するアドレス
変換回路１８、この回路１８からの物理ページアドレス
１１０およびレジスタ３７からの物理ページアドレス２
１２を比較する物理ページアドレス変換回路３８、この
回路３８の比較結果２１Ｂを格納するＤフリップフロッ
プ（Ｆ／Ｆ）３９、命令レジスタ１４の出力１０５によ
り汎用レジスタ１５から出力される第１オペランド１０
７を格納するアドレス変換ステージ第１オペランドレジ
スタ１９、キャッシュ回路２１からの第２オペランド１
１３を格納する第２オペランドレジスタ２３、これらレ
ジスタ１９および２３からの第１および第２オペランド
ｉｔｔおよび１１５に基づいて演算を行なう演算回路２
５を含む。

次に本発明の一実施例の動作について第１図を参照しな
がら、詳細に説明する。

第１図を参照すると、本発明の一実施例による命令処理
過程の命令取出ステージでは、命令取出回路１１が、命
令アドレスレジスタ１０の出力１０１により命令語１０
２を取出し、命令レジスタ１４に格納する。同時に命令
語１０２から、命令語長生成回路１２により命令語長１
０３が生成され、命令語アドレス更新回路１３が、命令
語長１０３と命令アドレスレジスタ１０の出力１０１と
から更新アドレス１０４を生成し、命令アドレスレジス
タ１０に格納する。命令アドレスレジスタ１０の上位出
力２０１をオペランドアドレス計算ステージのアドレス
レジスタ６３に格納する。

また、−命令アドレスレジスタ１０の下位出力２０２が
命令アドレス行列メモリ３０およびオペランドアドレス
行列メモリ３１に与えられる。比較回路３２および３３
は、与えられたアドレスで示される命令アドレス行列メ
モリ３０の２つのコンパートメントの出力２０３　、２
０４を、命令アドレスレジスタ１０の上位出力２０１と
それぞれ比較し、比較結果２０５および２０６をヒツト
判定回路３４に与える。

このヒツト判定回路３４は、命令アドレス行列メモリ３
０のいずれのコンパートメントに、次に実行すべき命令
が登録されているかを判断し、登録されている方のコン
パートメントに対応するオペランドアドレス行列のコン
パートメントを選択するように、コンパートメント選択
信号２０７を第１の選択回路３５に送る。この第１の選
択回路３５は、コンパートメント選択信号２０７にした
がって、オペランドアドレス行列メモリ３１の２つのコ
ンパートメント出力２０８および２０９を選択して第２
の選択回路３６に送る。そして、第２の選択回路３６は
、第１の選択回路３５の出力２１０を選択し、物理ペー
ジアドレスレジスタ２０に格納する。

オペランドアドレス計算ステージでは、命令レジスタ１
４の出力１０５によって、アドレス計算入力として指定
される汎用レジスタ１５の出力１０６と、命令レジスタ
１４の出力１０５とが、オペランドアドレス計算回路１
６に与えられ、その結果１０８が、論理アドレスレジス
タ１７に格納される。

同時に、命令レジスタ１４の出力１０５によって、第１
オペランドとして指定される汎用レジスタ１５の出力１
０７が、アドレス変換ステージの第１オペランドレジス
タ１９に格納される。

また、オペランドアドレス計算ステージの命令アドレス
レジスタ６３の出力２２０がアドレス変換ステージ命令
アドレスレジスタ６４に格納される。

さらに、物理アドレスレジスタ２０の出力１１２とオペ
ランドアドレス計算回路１６の計算結果１０８中のペー
ジ内アドレス情報とがキャッシュ回路２１に与えられ、
第２オペランドデータ１１３として、第２オペランドレ
ジスタ２３に格納される。

また、物理アドレスレジスタ２０の出力１１２は、アド
レス変換ステージの物理アドレスレジスタ３７に格納さ
れる。

また、アドレス変換ステージの命令レジスタ６４の出力
２２１がキャッシュアクセスステージの命令アドレスレ
ジスタ６５に格納される。

アドレス変換ステージでは、論理アドレスレジスタ１７
の出力１０９が、アドレス変換回路１８により、物理ア
ドレス１１０に変換される。物理ベージアドレス変換回
路３８は、物理アドレス１１０とアドレス変換ステージ
の物理アドレスレジスタ３７の出力２１２とを比較し、
比較結果２１３を出力する。比較結果２１３が一致を示
していれば、汎用レジスタ１５は、アドレス変換ステー
ジの第１オペランドレジスタ１９の出力１１１と第２オ
ペランドレジスタ２３の出力１１５との演算結果１１７
を格納し、１命令の処理が終了する。

不一致を示していれば、命令アドレスレジスタ１０、命
令レジスタ１４、汎用レジスタ１５、および論理アドレ
スレジスタ１７の更新動作は全て抑止されるとともに、
第２の選択回路３６は、その出力２１１として物理アド
レス１１０中の物理ベージアドレス情報を選択し、物理
アドレスレジスタ２０に格納させる。また比較結果２１
３はＤタイプフリップフロップ３９に格納される。

そして、次のサイクルで、物理ページアドレスレジスタ
２０の出力１１２とオペランドアドレス計算回路１６の
計算結果１０８中のページ内アドレス情報とが、キャッ
シュ回路２１に与えられ、第２オペランドデータｌ１３
として、第２オペランドレジスタ２３に格納されると同
時に、物理ページアドレスレジスタ２０の出力１１２は
、アドレス変換ステージの物理ページアドレスレジスタ
３７に格納される。また、Ｄタイプフリップフロップ３
９の出力２１４により、オペランドアドレス行列３１に
、物理ページアドレスレジスタ２０の出力１１２の中の
物理ページアドレスが格納される。同時に命令アドレス
行列３０に、キャッシュアクセスステージでの命令アド
レスレジスタ６５の出力２２２が格納される。

さらに次のサイクルで、アドレス変換ステージを再び行
い、今度は、物自ページアドレス比較回路３８の出力２
１３が一致を示すので、命令処理が終了する。

こうすることにより、命令の実行毎に命令アドレス行列
３０及びオペランドアドレス行列３１に、その命令アド
レス及びオペランドアドレスが登録されることになるの
で、次にその命令の実行時には、これ等行列３０．３１
に格納されているアドレスを用いることができる。この
場合には、オペランドアドレス計算ステージとキャッシ
ュアクセスステージ、更にはアドレス変換ステージと演
算ステージとの各同時実行が可能となるのである。

尚、物理ページアドレス比較回路３８により、物理ペー
ジアドレスレジスタ２０の物理ページアドレス１１２と
、アドレス変換回路１８の物理ページアドレス１１０と
を比較して一致を見ているのは、汎用レジスタ１５の内
容の書換え等により、第２の選択回路３６によって選択
された物理ページアドレス２１０が無効となっているか
どうかを判別しているのである。

発明の詳細 な説明したように本発明は、過去に実行したことのある
命令のオペランドの物理ページアドレスをオペランドア
ドレス行列に格納しておくことで、オペランドアドレス
計算ステージとキャソンユアクセスステージ、アドレス
変換ステージと演算ステージの同時実行を可能にするた
め、命令の実行効率が平均的に従来よりも高くなるとい
う効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図、第２図は従来の情
報処理装置を示す図である。 主要部分の符号の説明 １０・・・・・・命令アドレスレジスタ１１・・・・・
命令取出回路 １２・・・・・・命令語長生成回路 １３・・・・・・命令アドレス更新回路１４・・・・・
命令レジスタ １５・・・・・・汎用レジスタ １６・・・・・・オペランドアドレス計算回路１７・・
・・・・論理アドレスレジスタ１８・・・・・アドレス
変換回路 １９・・・・・アドレス変換ステージの第１オペランド
レジスタ ２０・・・・・・物理ページアドレスレジスタ２１・・
・・・・キャッシュ回路 ２３・・・・・・第２オペランドレジスタ２５・・・・
・演算回路 ３０、・・・・・・命令アドレス行列 ３１・・・・・・オペランドアドレス行列３２、　！１
１３・・・・−・比較回路３４・・・・・・ヒツト判定
回路 ３５・・・・・・第１の選択回路 ３６・・・・・・第２の選択回路 ３７・・・・・・アドレス変換ステージ物理ページアド
レスレジスタ

Claims (1)

【特許請求の範囲】
1. （１）命令取出ステージ、オペランドアドレス計算ステ
   ージ、アドレス変換ステージ及びキャッシュアクセスの
   ステージを有し仮想記憶方式を採用した情報処理装置で
   あって、前記命令取出ステージにおいて、命令アドレス
   により索引される命令アドレス行列記憶手段と、前記命
   令アドレスにより索引されるオペランドアドレス行列記
   憶手段と、前記命令アドレスおよび前記命令アドレス行
   列記憶手段からの命令アドレスを比較する比較手段と、
   前記オペランドアドレス計算ステージにおいて、前記命
   令アドレスにより取出された命令で示される汎用レジス
   タの出力及び変位情報を用いてオペランドアドレスを計
   算するオペランドアドレス計算手段と、前記比較手段で
   の比較結果により前記命令アドレス行列記憶手段に次に
   実行すべき命令アドレスが登録されていると判定された
   場合、前記オペランドアドレス行列記憶手段からの物理
   ページアドレス情報と前記オペランドアドレス計算手段
   の出力中のページ内アドレス情報とから直ちに前記キャ
   ッシュアクセスステージの動作を開始する手段とを含む
   ことを特徴とする情報処理装置。