JPH03260735A - パリティ検出回路の動作確認方式 - Google Patents
パリティ検出回路の動作確認方式Info
- Publication number
- JPH03260735A JPH03260735A JP2058666A JP5866690A JPH03260735A JP H03260735 A JPH03260735 A JP H03260735A JP 2058666 A JP2058666 A JP 2058666A JP 5866690 A JP5866690 A JP 5866690A JP H03260735 A JPH03260735 A JP H03260735A
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- JP
- Japan
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- parity
- signal
- bus
- bus interface
- interface circuit
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ＣｊＩ業上の利用分野〕
本発明は、バスに複数のバスインタフェース回路が接続
されているシステムの動作確認方式に関する。
されているシステムの動作確認方式に関する。
このような複数のバスインタフェース回路を接続された
システムでは処理動作が複雑になり、このような複雑な
処理にも十分対応できるようにするためには各インタフ
ェース回路のパリティ検出回路が重要である。このため
、パリティ検出回路が正常に動作するか否かを確認する
ことが必要である。
システムでは処理動作が複雑になり、このような複雑な
処理にも十分対応できるようにするためには各インタフ
ェース回路のパリティ検出回路が重要である。このため
、パリティ検出回路が正常に動作するか否かを確認する
ことが必要である。
第４図は一般のシステムブロック図を示す。同図におい
て、バスインタフェース回路ｉｏ、１＋。
て、バスインタフェース回路ｉｏ、１＋。
１２はバス２に共通に接続されており、バス２を介して
種々の信号の授受が行なわれている。３はバスハンドラ
（バス監視装置）で、バス２の状態を監視する。このよ
うなシステムにおいて、パリティ検出回路の動作確認を
行なうに際し、例えばバスインタフェース回路１゜がア
ドレス線を用いてバスインタフェース回路１１を指定し
、パリティ線に反転信号（パリティエラー信号）を出力
してバスインタフェース回路１１のパリティ検出回路か
らのステータス信号を検出し、その動作ｒｓ認を行なっ
ていた。この場合、アドレス線にはバスインタフェース
回路１ｏからバスインタフェース回路１１に対する識別
子（ＩＤ）が出力されており、各バスインタフェース回
路はこの識別子（ＩＤ）を見て自分が指定されているか
否かを確認する。
種々の信号の授受が行なわれている。３はバスハンドラ
（バス監視装置）で、バス２の状態を監視する。このよ
うなシステムにおいて、パリティ検出回路の動作確認を
行なうに際し、例えばバスインタフェース回路１゜がア
ドレス線を用いてバスインタフェース回路１１を指定し
、パリティ線に反転信号（パリティエラー信号）を出力
してバスインタフェース回路１１のパリティ検出回路か
らのステータス信号を検出し、その動作ｒｓ認を行なっ
ていた。この場合、アドレス線にはバスインタフェース
回路１ｏからバスインタフェース回路１１に対する識別
子（ＩＤ）が出力されており、各バスインタフェース回
路はこの識別子（ＩＤ）を見て自分が指定されているか
否かを確認する。
第５図は各バスインタフェース回路１０〜１２の概略構
成図を示す。通常動作時（テストモード時ではない）、
テストモード信号はｒＯＪとしておく。これにより、バ
スインタフェース回路１０のパリティ出力信号はエクス
クルシブオア回路ゲート４を介してそのままの極性でパ
リティ線に得られ、他のバスインタフェース回路に送ら
れる。
成図を示す。通常動作時（テストモード時ではない）、
テストモード信号はｒＯＪとしておく。これにより、バ
スインタフェース回路１０のパリティ出力信号はエクス
クルシブオア回路ゲート４を介してそのままの極性でパ
リティ線に得られ、他のバスインタフェース回路に送ら
れる。
一方、テストモード時、テストモード信号を「１」にす
る。これにより、バスインタフェース回路１ｏのパリデ
イ信号はエクスクルシブオアゲート４によって極性反転
され、前述のように反転信号（パリティエラー信号）が
パリティ線に得られる。
る。これにより、バスインタフェース回路１ｏのパリデ
イ信号はエクスクルシブオアゲート４によって極性反転
され、前述のように反転信号（パリティエラー信号）が
パリティ線に得られる。
この場合、前述のようにアドレス線には指定したバスイ
ンタフェース回路１１の識別゛ｆが出力される。
ンタフェース回路１１の識別゛ｆが出力される。
ところで、第４図に示すシステムはアドレス線とデータ
線とが別々であるのでバス２の構造が人形化する。そこ
で、アドレス線データ線とを兼用し、第６図に示すよう
にデータ線（アドレス線と同じ）に、バススターｈ（Ｂ
Ｓ）のタイミングの時だけ指定するバスインタフェース
回路に対するコマンド／アドレス（Ｃ／Ａ）を送り、そ
の後にデータ（Ｄ／Ｄ）を送るようにしてバスのｔＡ造
を少しでも小形化（ることが考えられる。コマンド／ア
ドレスは第７図に示すフォーマットとされ、５ＩＤ（送
信側識別子）及びＤＩＤ（受信側識別子）にて構成され
る。なお、ＢＥはバスエンドで、データの終了を示す。
線とが別々であるのでバス２の構造が人形化する。そこ
で、アドレス線データ線とを兼用し、第６図に示すよう
にデータ線（アドレス線と同じ）に、バススターｈ（Ｂ
Ｓ）のタイミングの時だけ指定するバスインタフェース
回路に対するコマンド／アドレス（Ｃ／Ａ）を送り、そ
の後にデータ（Ｄ／Ｄ）を送るようにしてバスのｔＡ造
を少しでも小形化（ることが考えられる。コマンド／ア
ドレスは第７図に示すフォーマットとされ、５ＩＤ（送
信側識別子）及びＤＩＤ（受信側識別子）にて構成され
る。なお、ＢＥはバスエンドで、データの終了を示す。
バスインタフェース回路は、通常動作時であれば、第５
図に示す構成（但し、アドレス線が省略されてデータ線
と兼用）で何ら支承ない。即ち、テストモード信号をｒ
ＯＪにしておけば、バリデイ線にはパリティ信号と同じ
極性の信号がそのまま（第６図で示す「正」）出力され
、指定されたバスインタフェース回路１１は発信元のバ
スインタフェース回路１゜に対してｒＯＫＪのステータ
スを送る。
図に示す構成（但し、アドレス線が省略されてデータ線
と兼用）で何ら支承ない。即ち、テストモード信号をｒ
ＯＪにしておけば、バリデイ線にはパリティ信号と同じ
極性の信号がそのまま（第６図で示す「正」）出力され
、指定されたバスインタフェース回路１１は発信元のバ
スインタフェース回路１゜に対してｒＯＫＪのステータ
スを送る。
然るに、バスインタフェース回路が第５図に示す構成（
但し、アドレス線が省略されてデータ線と兼用）である
と、次の問題点を生じる。即ち、テストモード信号を１
１」にすると、前述のようにパリティ信号はエクスクル
シブオアゲーｈ ４で極性反転されるのでパリティ線に
は第８図に示すような反転信号（パリティエラー信号）
が出力され、この場合、データ線とアドレス線とを兼用
してデータ線にはバススタート（ＢＳ）のタイミングの
時のみコマンド／アドレスを出力するようにしているの
で、このタイミング時に反転信号が出力されてしまうと
バスインタフェース回路１１がコマンド／アドレスで指
定されていてもバスインタフェース回路１１はアドレス
を識別できない。
但し、アドレス線が省略されてデータ線と兼用）である
と、次の問題点を生じる。即ち、テストモード信号を１
１」にすると、前述のようにパリティ信号はエクスクル
シブオアゲーｈ ４で極性反転されるのでパリティ線に
は第８図に示すような反転信号（パリティエラー信号）
が出力され、この場合、データ線とアドレス線とを兼用
してデータ線にはバススタート（ＢＳ）のタイミングの
時のみコマンド／アドレスを出力するようにしているの
で、このタイミング時に反転信号が出力されてしまうと
バスインタフェース回路１１がコマンド／アドレスで指
定されていてもバスインタフェース回路１１はアドレス
を識別できない。
このため、パスハンドラ３が発信元のバスインタフェー
ス回路１゜に対してｒＥＲＲＪのステータスを返すのみ
となり、各バスインタフェース回路のパリティ検出回路
の動作確認を行なうことができない問題点があった。
ス回路１゜に対してｒＥＲＲＪのステータスを返すのみ
となり、各バスインタフェース回路のパリティ検出回路
の動作確認を行なうことができない問題点があった。
本発明は、小形のバス構成で、指定したバスインタフェ
ース回路のパリティ検出回路の動作Ｎ認を確実に行なう
ことができるパリティ検出回路の動作！を認方式を提供
することを目的とする。
ース回路のパリティ検出回路の動作Ｎ認を確実に行なう
ことができるパリティ検出回路の動作！を認方式を提供
することを目的とする。
（２題を解決するための手段）
第１図は本発明の原理図を示す。同図中、２１はゲート
手段で、バスインタフェース回路のパリティ信号２０２
をテストモード信号２０３により正転／反転を制御され
る。即ち、テストモード信＠２０３の極性に応じて動作
状態が変化するものであり、バススタート信号２０４が
有効である時のみパリティ線に反転信号を出力しないよ
うにし、バススタート信号２０４が有効でなくなってか
らパリティ線に反転信号を出力する構成とされている。
手段で、バスインタフェース回路のパリティ信号２０２
をテストモード信号２０３により正転／反転を制御され
る。即ち、テストモード信＠２０３の極性に応じて動作
状態が変化するものであり、バススタート信号２０４が
有効である時のみパリティ線に反転信号を出力しないよ
うにし、バススタート信号２０４が有効でなくなってか
らパリティ線に反転信号を出力する構成とされている。
（作用〕
通常動作時、テストモード信号２０３を［０］にする。
これにより、パリティ化＠２０２の出力はゲート手段２
１を介してそのままの極性でパリティ線に出力される。
１を介してそのままの極性でパリティ線に出力される。
一方、テストモード時、テストモード信号２０３を「１
」にする。これにより、先ず、バススタート信号２０４
の有効時ではパリティ信号２０２の出力はゲート手段２
１で反転されずに出力され、次に、バススタート信号２
０４が有効でなくなってからパリティ信号２０２はゲー
ト手段２１にて反転されて出力される。従って、バスス
タート信号２０４のタイミングでデータ１ｆ１２０ ＋
に出力される受信側バスインタフェース回路の識別子は
各バスインタフェース回路で確実に識別でき、指定した
バスインタフェース回路のパリティ検出回路の動作確認
を正しく行なうことができる。しかも、この場合、デー
タ線にはデータと共に識別子（コマンド／アドレス）を
送出〈つまり、データ線とアドレス線とを兼用）してい
るので、バスを小形に構成できる。
」にする。これにより、先ず、バススタート信号２０４
の有効時ではパリティ信号２０２の出力はゲート手段２
１で反転されずに出力され、次に、バススタート信号２
０４が有効でなくなってからパリティ信号２０２はゲー
ト手段２１にて反転されて出力される。従って、バスス
タート信号２０４のタイミングでデータ１ｆ１２０ ＋
に出力される受信側バスインタフェース回路の識別子は
各バスインタフェース回路で確実に識別でき、指定した
バスインタフェース回路のパリティ検出回路の動作確認
を正しく行なうことができる。しかも、この場合、デー
タ線にはデータと共に識別子（コマンド／アドレス）を
送出〈つまり、データ線とアドレス線とを兼用）してい
るので、バスを小形に構成できる。
第２図は本発明の一実施例の要部のブロック図を示す。
同図中、１０はバスインタフェース回路で、データ信号
３０１．パリティ信号３０２．テストモード信号３０３
．バススタート信号３０４゜バスエンド信号３０５．ス
テータス信号３０６である。デス１〜モード信号３０３
とバススタート信号３０４とにはアンドゲート１１が接
続されており、パリティ信号３０２とアントゲ−１・１
１の出力信号とにはエクスクル−シブオアゲート４が接
続されてパリティ線とされている。本発明は、アドレス
線とデータ線とが兼用（第２図にはデータ線として示す
）されたものに適用される。
３０１．パリティ信号３０２．テストモード信号３０３
．バススタート信号３０４゜バスエンド信号３０５．ス
テータス信号３０６である。デス１〜モード信号３０３
とバススタート信号３０４とにはアンドゲート１１が接
続されており、パリティ信号３０２とアントゲ−１・１
１の出力信号とにはエクスクル−シブオアゲート４が接
続されてパリティ線とされている。本発明は、アドレス
線とデータ線とが兼用（第２図にはデータ線として示す
）されたものに適用される。
１２はドライバ回路、１３はレシーバ回路で、データ、
コマンド／アドレスの送信及び受信に用いられる。１４
はパリティ生成回路で、レシーバ回路１３の出力タイミ
ングに基づいてパリティビットを生成する。１５はパリ
ティ生成回路で、送信データのタイミングに基づいて、
パリティチエツクのためのパリティビットを生成する。
コマンド／アドレスの送信及び受信に用いられる。１４
はパリティ生成回路で、レシーバ回路１３の出力タイミ
ングに基づいてパリティビットを生成する。１５はパリ
ティ生成回路で、送信データのタイミングに基づいて、
パリティチエツクのためのパリティビットを生成する。
１６はパリティ検出回路（パリティチエツク回路）で、
パリティ生成回路１４．１５の各出力を供給されてパリ
ティ検出（パリティチエツク）を行ない、その結果即ち
ＮＧ又はＯＫをステータス線に出力する。１７はバスス
タートバッファで、第３図に示す如く、第２図に示すデ
ータ信号３０＋のコマンド／アドレス（Ｃ／Ａ）のタイ
ミング時にバススター１−信号（８３）を出力する。１
８はバスエンドバッファで、第３図に示す如く、データ
（Ｄ／Ｄ＞の終了タイミング時にバスエンド信号（８［
）を出力する。
パリティ生成回路１４．１５の各出力を供給されてパリ
ティ検出（パリティチエツク）を行ない、その結果即ち
ＮＧ又はＯＫをステータス線に出力する。１７はバスス
タートバッファで、第３図に示す如く、第２図に示すデ
ータ信号３０＋のコマンド／アドレス（Ｃ／Ａ）のタイ
ミング時にバススター１−信号（８３）を出力する。１
８はバスエンドバッファで、第３図に示す如く、データ
（Ｄ／Ｄ＞の終了タイミング時にバスエンド信号（８［
）を出力する。
次に、本発明の要部の動作について説明する。
先ず、通常動作時、テストモード信号３０３をｒＯＪと
する。これにより、アンドゲート１１の出力はバススタ
ー１−信号（ＢＳ）に無関係に「０」とされ、このため
、パリティ信号３０２はエクスクルシブオアゲート４を
介してそのままの極性でパリティ線に出力され、他のバ
スインタフェース回路に送られる。このどき、データ信
号３０１はバススタート信号（ＢＳ）のタイミングでコ
マンド／アドレス（Ｃ／Ａ）が出力され、データ線には
指定したバスインタフェース回路の識別子が出力される
。指定されたバスインタフェース回路はこの識別子を見
て送信側バスインタフェース回路と信号授受を行なう。
する。これにより、アンドゲート１１の出力はバススタ
ー１−信号（ＢＳ）に無関係に「０」とされ、このため
、パリティ信号３０２はエクスクルシブオアゲート４を
介してそのままの極性でパリティ線に出力され、他のバ
スインタフェース回路に送られる。このどき、データ信
号３０１はバススタート信号（ＢＳ）のタイミングでコ
マンド／アドレス（Ｃ／Ａ）が出力され、データ線には
指定したバスインタフェース回路の識別子が出力される
。指定されたバスインタフェース回路はこの識別子を見
て送信側バスインタフェース回路と信号授受を行なう。
次に、テストモード時、テストモード信号３０３を「１
」にする。アンドゲート１１は、バススタート信号３０
４はバススタート信号「１」によってその出力を「０］
とされ、これにより、パリティ信号３０２はエクスクル
シブオアゲート４を介してそのままの極性でパリティ線
に第３図に示すように「正」として出力される。続いて
、アンドゲート１１は、バススタート信号３０４が「０
」によってその出力を「１」とされ、これにより、パリ
ティ信号３０２はエクスクルシブオアゲート４にて極性
反転され、パリティ線には第３図に示すような反転信号
（パリティエラー信号）が出力される。
」にする。アンドゲート１１は、バススタート信号３０
４はバススタート信号「１」によってその出力を「０］
とされ、これにより、パリティ信号３０２はエクスクル
シブオアゲート４を介してそのままの極性でパリティ線
に第３図に示すように「正」として出力される。続いて
、アンドゲート１１は、バススタート信号３０４が「０
」によってその出力を「１」とされ、これにより、パリ
ティ信号３０２はエクスクルシブオアゲート４にて極性
反転され、パリティ線には第３図に示すような反転信号
（パリティエラー信号）が出力される。
このように、テストモード時、バススタート信号（ＢＳ
）の「１」出力によってこのタイミングの時だけエクス
クルシブオアゲーｈ ４の一方の入力信号を強制的に「
０」にしているので、このタイミング時に出力されるパ
リティ信号３０２はそのままの極性でパリティ線に得ら
れ（第３図に示す「正」）、従って、第３図に示すよう
に、このタイミング時に出力されるコマンド／アドレス
（Ｃ／Ａ）は指定されたバスインタフェース回路１１に
よって正しく識別されることになる１、これにより、第
３図に示す如く、バスインタフニー２回路１１はバスイ
ンタフェース回路１０にｒＯＫＪのステータスを返し、
指定されたパスインタフ〕−−ス回路１１のパリティ検
出回路の動作確認が正しく行なわれる。即ち、その後に
続くデータ（Ｄ／Ｄ）によってパリティエラーが発生す
るため、バスインタフェース回路１１のパリティ検出回
路がｒＥＲＲＪのステータスを返す。
）の「１」出力によってこのタイミングの時だけエクス
クルシブオアゲーｈ ４の一方の入力信号を強制的に「
０」にしているので、このタイミング時に出力されるパ
リティ信号３０２はそのままの極性でパリティ線に得ら
れ（第３図に示す「正」）、従って、第３図に示すよう
に、このタイミング時に出力されるコマンド／アドレス
（Ｃ／Ａ）は指定されたバスインタフェース回路１１に
よって正しく識別されることになる１、これにより、第
３図に示す如く、バスインタフニー２回路１１はバスイ
ンタフェース回路１０にｒＯＫＪのステータスを返し、
指定されたパスインタフ〕−−ス回路１１のパリティ検
出回路の動作確認が正しく行なわれる。即ち、その後に
続くデータ（Ｄ／Ｄ）によってパリティエラーが発生す
るため、バスインタフェース回路１１のパリティ検出回
路がｒＥＲＲＪのステータスを返す。
上記説明では、グー１−回路４，１１をバスインタフェ
ース回路１０の外側に設【ノた例で説明したが、内部に
設けてあっても本発明の効果は変わらない。
ース回路１０の外側に設【ノた例で説明したが、内部に
設けてあっても本発明の効果は変わらない。
以上説明した如く、本発明によれば、テストモード時に
おいてバススタート信号が有効である時のみパリティ反
転しないゲート回路を設番プたため、データ線にデータ
及び識別子（コマンド／アドレス）を送出しくつまり、
アドレス線を省略して、アドレス線とデータ線とを兼用
）できるような小形のバス構成でありながら、テストモ
ード時において指定した受信側バスインタフェース回路
は確実に識別子を受信でき、そのパリティ検出回路を正
確に動作確認することができる。
おいてバススタート信号が有効である時のみパリティ反
転しないゲート回路を設番プたため、データ線にデータ
及び識別子（コマンド／アドレス）を送出しくつまり、
アドレス線を省略して、アドレス線とデータ線とを兼用
）できるような小形のバス構成でありながら、テストモ
ード時において指定した受信側バスインタフェース回路
は確実に識別子を受信でき、そのパリティ検出回路を正
確に動作確認することができる。
第１図は本発明の原理図、
第２図は本発明の一実施例の要部のブロック図、第３図
は本発明におけるテストモード時の動作シーケンス、 第４図は一般のシステム構成図、 第５図は従来のバスインタフェース回路の概略構成図、 第６図は従来例における通常動作時の動作シーケンス、 第７図はコマンドフォーマット、 第８図は従来考えられる構成をとった場合におけるテス
トモード時の動作シーケンスである。 図において、 ４はエクスクルシブオアゲート、 １０はバスインタフェース回路、 １１はアンドゲート、 ２０＋ 、３０＋はデータ信号、 ２０２．３０２はパリティ信号、 ２０３．３０３はデス１〜モード信号、２０４．３０４
はバススタート信号、 ２１はゲート手段、 ３０ｓはバスエンド信号 を示す。 本発明の原理図 ９１図 ０ 本発明の 実施例の要部のブロック図 従来のバスインタフェース回路の概略構成図第５図 ＃１ 一ステータス ＥｒＣり回ＤＩ回 従来例における通常動作時の動作ン ケ／ス
は本発明におけるテストモード時の動作シーケンス、 第４図は一般のシステム構成図、 第５図は従来のバスインタフェース回路の概略構成図、 第６図は従来例における通常動作時の動作シーケンス、 第７図はコマンドフォーマット、 第８図は従来考えられる構成をとった場合におけるテス
トモード時の動作シーケンスである。 図において、 ４はエクスクルシブオアゲート、 １０はバスインタフェース回路、 １１はアンドゲート、 ２０＋ 、３０＋はデータ信号、 ２０２．３０２はパリティ信号、 ２０３．３０３はデス１〜モード信号、２０４．３０４
はバススタート信号、 ２１はゲート手段、 ３０ｓはバスエンド信号 を示す。 本発明の原理図 ９１図 ０ 本発明の 実施例の要部のブロック図 従来のバスインタフェース回路の概略構成図第５図 ＃１ 一ステータス ＥｒＣり回ＤＩ回 従来例における通常動作時の動作ン ケ／ス
Claims (1)
- 【特許請求の範囲】 バスに複数のバスインタフェース回路が接続されたシス
テムにおいて、 上記バスインタフェース回路のパリテイ信号（２０＿２
）をテストモード信号（２０＿３）の極性に応じて変化
させるゲート手段（２１）を設け、該ゲート手段（２１
）にて、バススタート信号が有効である時のみパリテイ
線に反転信号を出力しないようにし、バススタート信号
が有効でなくなってから上記パリテイ線に上記反転信号
を出力するように構成したことを特徴とするパリテイ検
出回路の動作確認方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2058666A JP2612951B2 (ja) | 1990-03-09 | 1990-03-09 | パリティ検出回路の動作確認方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2058666A JP2612951B2 (ja) | 1990-03-09 | 1990-03-09 | パリティ検出回路の動作確認方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03260735A true JPH03260735A (ja) | 1991-11-20 |
| JP2612951B2 JP2612951B2 (ja) | 1997-05-21 |
Family
ID=13090911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2058666A Expired - Fee Related JP2612951B2 (ja) | 1990-03-09 | 1990-03-09 | パリティ検出回路の動作確認方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2612951B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6017541A (ja) * | 1983-03-31 | 1985-01-29 | Fujitsu Ltd | エラ−チエツク機能のテスト制御方式 |
-
1990
- 1990-03-09 JP JP2058666A patent/JP2612951B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6017541A (ja) * | 1983-03-31 | 1985-01-29 | Fujitsu Ltd | エラ−チエツク機能のテスト制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2612951B2 (ja) | 1997-05-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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