JPH03260994A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、メモリにデータの直列並列変換回路およびア
ドレスカウンタを内蔵し高速なシリアルデータを扱える
ようにした半導体記憶装置に関する。

従来の技術 近年、半導体記憶装置が安価に普及するようになり、Ｖ
ＴＲなとの民生用映像機器にも高速、大容量のデータが
扱える直列並列変換回路およびアドレス発生回路を内蔵
した半導体記憶装置が多く使用され出している。

以下図面を参照しながら、上述した従来の直列並列変換
回路およびアドレス発生回路を内蔵した半導体記憶装置
の一例について第４図から第６図を用いて説明する。

第４図に示すように８段のシフトレジスタを構成するＤ
フリップフロップ１（以下、ＤＦＦと略す）に記憶され
たデータを、８個のＤＦＦＩのデータを一括して記憶す
るラッチ２に転送される。

ＤＦＦ　１に入力されるシリアルデータはシリアルデー
タの入力端子３に入力されそのタイミングはクロックＣ
ＬＫの入力端子４に入るクロック信号で行われる。ラッ
チ２への転送はラッチ信号ＷＳの入力端子５に入力端子
されるラッチ信号で行われる。ラッチ２に記憶されたデ
ータはメモリのコラムデコーダ６を介してメモリのメモ
リセルフに記憶される。第５図において、クロック入力
端子４は第４図と同一のものであり、このクロック信号
のクロックＣＬ　Ｋを数えて、８クロツク毎に１クロツ
ク幅の信号ＣＯを出すカウンタ１０が、前記信号ＣＯか
ら第４図のラッチ２のラッチ信号ＷＳを発生するＶｔ７
８発生回路１１と、前記信号ＣＯ毎にアドレスをインク
リメントするメモリのアドレス発生回路１２に接続され
ている。１３は前記ノＪウンタ１０およびアドレス発生
回路１２をリセット信号、入力データの取り込み開始点
を決めるためのリセット信号ＲＥＳＥＴの入力端子、１
４は第４図のラッチ２のラッチ信号ＷＳの出力端子、１
５はメモリのアドレスの出力端子である。なお前記の回
路はずぺてクロックＣＬＫの立ち上がりで動作する同期
回路である。

υ上のように構成された半導体記憶装置についてシリア
ルデータがどのようにメモリセルフに書き込まれるかを
第６図を用いて構成要素の関連動作を説明する。まず、
第６図（ａ）はクロック信号ＣＬＫと、シリアルデータ
Ｄｉｎと、ラッチ信号ＷＳのタイミングを示しており、
クロックＣＬＫの立ち上がりに同期して入力データＤｉ
ｎが順次ＤＦＦＩに取り込まれる。ラッチ信号ＷＳは８
クロツクごとに入力されてそれまでに入力されていた過
去８クロツクのデータを８個のラッチ２に一括して記憶
する。第６図（ｂ）にはクロック信号のサイクルタイム
ごとにシフトレジスタとラッチ２へのデータ取込み状態
を示している。ＷＳはさらにメモリの書き込み動作の開
始信号になっており、ＷＳが発生された時点でのアドレ
スのメモリセルにラッチ２のデータを書き込み始める。

この８個のラッチ２に記憶されたデータは、第６図（ｂ
）より解るようにつぎのＷＳが入力されるまで変化しな
いのでつぎのＷＳが来るまでの間にそのデータをメモリ
セルフに書き込み動作が終了すればよい。

このときメモリの書き込みに要するサイクルタイムはシ
リアルデータのサイクルタイム〈クロックＣＬＫのサイ
クルタイム）の８倍未満でなるように設計されている。

アドレス発生回路はリセット信号ＲＥＳＥＴが入力され
るとＯ番地にリセットされ、以降、ふたたびＲＥＳＥＴ
が入力されるまで８クロツクごとにアドレスをインクリ
メントしていく。

発明が解決しようとする課題 しかしながら上記のような構成では、ＲＥＳＥＴが入力
されると、カウンタ１０がすぐにリセットされるため、
ＲＥＳＥＴが入力されるまでにシフトレジスタ１に書き
込まれていたデータをラッチするためのラッチ信号ＷＳ
が発生されず、ＲＥＳＥＴが入力されるまでにシフトレ
ジスタ１に書き込まれていた入力データがメモリに記憶
されないという課題を有していた。

諜上の課題に留意し、本発明はリセットが行われても、
リセット信号が入力されるまでにシフトレジスタ１に書
き込まれたデータを出来るだけ取り込む機能を有する半
導体記憶装置を提供しようとするものである。

課題を解決するための手段 本発明の上記目的を達成するために、クロック信号によ
り直列データを記憶するｎ段のシフトレジスタと、この
シフトレジスタに記憶されたｎ個のデータを一括して記
憶するｎ個のラッチと、このラッチへの記憶のタイミン
グを決めるラッチ信号を発生するラッチ制御回路と、ラ
ッチに記憶されたデータを順次転送して記憶するメモリ
セルと、このメモリセルの内部アドレスを前記ラッチ信
号のタイミングにより発生するアドレス発生回路と、こ
のアドレス発生回路と前記ラッチ回路のリセットタイミ
ングを制御するリセット制御回路を具備している。この
リセット制御の機能として、リセット信号をこのリセッ
ト制御回路に入力したとき、このリセット信号が入力さ
れるまでにシフトレジスタに記憶されたシリアルデータ
数をｍとすると、メモリセルのメモリサイクルタイムが
シリアルデータサイクルタイムのｍ倍未満の条件が満足
したとき、リセット信号入力後にシフトレジスタに記憶
されたデータ用の通常発生する第１のラッチ信号までの
間に、もう１つの第２のラッチ信号を発生させる手段を
有するものである。

作用 上記構成の本発明の半導体記憶装置は、リセット信号が
リセット制御回路に入力されると、すぐにはラッチ回路
やアドレス発生回路はリセットされず、リセット信号が
入力されるまでにすでにシフトレジスタに記憶されたデ
ータ数ｍを計数し、メモリセルのメモリサイクルタイム
と比較してシリアルデータサイクルタイムのｍ倍の値が
大きい値の場合には、通常のラッチ信号以外のラッチ信
号を発生させる。これはシリアルデータをシフトレジス
タにクロック信号のタイミングで順次記憶していく動作
と、すでにラッチ回路に記憶されたデータを転送しメモ
リセルに記憶する動作が同時に行われており、この途中
でリセット信号が入力されたとき、上記２動作が続いて
完了できる条件を見いだし、そのときにはラッチ信号を
発生させ途中状態のデータも確実にメモリセルに記憶す
るものである。

実施例 以下本発明の一実施例について、第１図と、従来例と同
様の第４図の半導体記憶装置の直列並列変換回路の図面
を参照しながら説明する。本実施例は８ビット単位の直
列並列変換を行い、リセット信号Ｒ，Ｅ　Ｓ　Ｅ　Ｔが
入力された時点でシフトレジスタ内にたとえば６個以上
の新データが書き込まれていた場合、そのデータをメモ
リセル内に書き込めるようにしたものである。つまり、
メモリへの書き込みのサイクルタイムをシリアルデータ
のシリアルサイクルタイムの６倍未満に設定している。

すなわち前記６個のデータを書き込んだときには、前記
データのメモリへの書き込みは完了しており、つぎにこ
の６個データの取り込み用ラッチ信号を発生させるもの
である。

第１図は本発明の一実施例のブロック図である。第１図
に示すようにクロック入力端子４よりクロック信号ＣＬ
　Ｋが入力されクロックＣＬＫを数えて、８クロツクご
とに１クロツク幅の信号ＣＯを出すカウンタ１０と前記
信号Ｃ○ごとにアドレスをインクリメンｉ・するメモリ
のアドレス発生回路１２と端子として前記カウンタ１０
およびアドレス発生回路１２をリセットし、入力データ
の取り込み開始点を決めるためのリセット信号ＲＥＳＥ
Ｔの入力端子１３と第４図のラッチ２のラッチ信号ＷＳ
の出力端子１４とメモリのアドレスの出力端子１５であ
り、以上は第４図と同一のものである。本発明は、従来
例てはＲＥＳＥＴが直接カウンタ１０およびアドレス発
生回路１２に入力されていたのに対し、本発明ではリセ
ット制御回路２０に入力されている。リセット制御回路
２０は、ＲＥＳＥＴが入力されたとき、８クロツク後に
カウンタ１０およびアドレス発生回路１２をリセットし
、かつＲＥＳＥＴが入力されてから最初の８個のデータ
を８個のラッチ２に記憶するためのラッチ信号ＷＳを発
生させるための信号Ｂを発生させ、さらにＲＥＳＥＴが
入力されてから２クロツクの間はカウンタ１０から出力
信号ＣＯを有効にするための信号Ａを発生させる。また
カウンタ１０の出力信号ＣＯ、リセット制御回路２０の
出力信号Ａおよび出力信号Ｂにより第４図のラッチ２の
ラッチ信号ＷＳを発生しラッチ制御を行うラッチ信号Ｗ
Ｓ発生回路２１て構成されている。

以上のように構成された半導体記憶装置について、以下
その構成要素の関連動作を説明する。第２図に示すよう
に、リセッＩ・信号ＲＥ　Ｓ　Ｅ　７Ｆが入　０ 力されると従来例とは異なり、カウンタ１０およびアド
レス発生回路１２はすぐにリセットされずに直列並列の
単位ビット分後（本実施例の場合は８クロツク後）にカ
ウンタ１０およびアドレス発生回路１２をリセットする
ための信号Ｂによりリセットされる。信号Ｂはさらにリ
セット後の最初の８ビツトのデータをラッチするための
タイミングにもなっている。一方、ＲＥＳＥＴが入力さ
れてもすぐにカウンタ１０はリセットされないため、カ
ウンタ１０の出力ＣＯは、カウンタ１０がリセットされ
るまでに必ず一度は出力される。ここでリセット制御回
路２０の出力Ａは、ＲＥＳＥＴが入力されて２クロツク
から７クロツクの間ラッチ信号ＷＳが発生するのを禁止
している。これはＲＥＳＥＴが入力されてから３クロツ
ク以上たってからＷＳが発生するとメモリセルフへの書
き込みメモリサイクルタイムを、シリアルデータメモノ
サイクルの６倍程度に設定されているのでつぎのＷＳが
発生するまでの時間が５クロツク以下のため短くなりメ
モリの書き込みのサイクルタイムを満足しなくなるから
である。ここでＲＥＳＥＴが入力された時点で前回のＷ
Ｓ８発生後６クロツク上経っていれば前データのメモリ
セルフへの書き込みは完了しており、さらにＲＥＳＥＴ
入力後にＷＳが発生し、メモリの書き込み動作を行うこ
とになるのでＲＥＳＥＴが入力されるまでシフトレジス
タに書き込まれたデータはメモリセルに書き込まれるこ
ととなる。

第３図にその動作状態を示す波形図を示しており、時間
の数値はクロック周波数の１クロツクごと最初からのク
ロックサイクル数を示している。

このクロックサイクルタイムを基準に全波形を示してあ
り、リセット信号ＲＥＳＥＴが１０クロツクサイクル目
に発生している。このときシリアルデータＤｉｎは、こ
のリセット信号ＲＥＳＥＴより前に発生したラッチ信号
ＷＳから６クロツク以上たっているので、ラッチに取り
込まれていたデータＡＯ−Ａ７まではメモリセルフ しており、同じ時間にシフトレジスタに取り込まれたデ
ータＢＯ−８６は、リセット信号ＲＥＳＥＴの後、すぐ
発生したラッチ信号ＷＳでラッチされる。

以上のように本実施例によれば、リセット信号ＲＥＳＥ
Ｔが入力されても、前回のＷＳ８発生後６クロツク上経
っていれば、ＲＥＳＥＴが入力されるまでにシフトレジ
スタに記憶されていた入力データはすべてメモリ内に記
憶することができる。

本実施例の説明は８ピット単位の直列並列変換回路につ
いて説明を行ったが直列並列変換は８ビット単位に限定
されるわけでなく、また、ＲＥＳＥＴが入力されたとき
にメモリセルに書き込み可能となるデータ数も前回のＷ
Ｓ発生後６クロツクに限定されるわけてなくメモリセル
へのメモリサイクルタイムと、シリアルデータサイクル
タイムの関連で決まる各種の値を取り得ることは言うま
でもない。

発明の詳細 な説明より明らかなように本発明は、リセット信号を入
力しても、リセット信号が入力されるまでにシフトレジ
スタに入力されたシリアルデータを最大限メモリセルに
書き込むことができ、従来切り捨てられていたデータを
有効に取り込むことができる。またとくに消費電流を少
なくするため、もしくはより高速のシリアルデータを扱
うために直列並列変換の単位を多くした場合すなわちシ
リアルレジスタの段数が増えたときは、その切捨てられ
るデータの割合をより少なくできるのでとくに有効であ
る。

【図面の簡単な説明】

第１図は本発明の一実施例の半導体記憶装置の直列並列
変換制御回路のブロック図、第２図および第３図はそれ
ぞれ同一実施例の直列並列変換制御回路のタイミングを
示す波形図、第４図は本発明および従来例に共通する半
導体記憶回路の直列並列変換回路の回路図、第５図は従
来例の直列並列変換制御回路のブロック図、第６図（ａ
）　、　（ｂ）は同直列並列変換回路の動作タイミング
を説明するための波形図、第７図は同直列並列変換制御
回路のタイミングチャートである。 ３ ４ １・・・・・・シフトレジスタを構成するＤフリップフ
ロップ、２・・・・・・ラッチ、７・・・・・・メモリ
セル、１２・・・・・・アドレス発生回路、２ｏ・・・
・・・リセット制御回路、２１・・・・・・ラッチ信号
発生回路。

Claims (2)

【特許請求の範囲】
1. （１）直列データをクロック信号により記憶するｎ枚の
   シフトレジスタと、前記シフトレジスタに記憶されたｎ
   個のデータを一括して記憶するｎ個のラッチと、前記ラ
   ッチに記憶するためのラッチ信号を発生するラッチ制御
   回路と、前記ラッチに記憶されたデータを順次記憶する
   メモリセルと、前記メモリセルの内部アドレスを前記ラ
   ッチ信号により発生するアドレス発生回路と、前記ラッ
   チ制御回路および前記アドレス発生回路のリセットタイ
   ミングを制御するリセット制御回路を具備し、前記リセ
   ット制御回路には、前記リセット制御回路に入力される
   リセット信号が入力されるまでに前記シフトレジスタに
   記憶されたシリアルデータ数ｍであり、前記メモリセル
   へのメモリサイクルタイムがシリアルデータサイクルタ
   イムのｍ倍未満の場合、前記リセット信号入力後前記シ
   フトレジスタに記憶されたデータ用の通常の第１のラッ
   チ信号発生までの間に第２のラッチ信号を発生する手段
   を有する半導体記憶装置。
2. （２）第２のラッチ信号が発生してから、第１のラッチ
   信号が発生するまでの時間が、メモリセルのメモリサイ
   クルタイム以上である請求項１記載の半導体記憶装置。