JPH03269652A - メモリモジュールのアドレス制御方式 - Google Patents
メモリモジュールのアドレス制御方式Info
- Publication number
- JPH03269652A JPH03269652A JP6813390A JP6813390A JPH03269652A JP H03269652 A JPH03269652 A JP H03269652A JP 6813390 A JP6813390 A JP 6813390A JP 6813390 A JP6813390 A JP 6813390A JP H03269652 A JPH03269652 A JP H03269652A
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- JP
- Japan
- Prior art keywords
- memory
- address
- code
- module
- memory module
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は同一バス下に接続するメモリモジュールのアド
レス制御方式に関する。
レス制御方式に関する。
（従来の技術）
従来、マイコンその他のバス接続方式のデータ処理装置
においては、メモリ領域を大きくするため、バス上に複
数のメモリモジュールを接続することが多い。
においては、メモリ領域を大きくするため、バス上に複
数のメモリモジュールを接続することが多い。
その場合、複数のメモリモジュールについてのアドレス
割付けは、処理装置側のデイツプスイッチによりメモリ
モジュールのアドレスを指定する方法、アドレスバスと
各メモリモジュールの接続部にデイツプスイッチを設置
したり、ショートコネクタを装着することにより行う方
法が知られている。
割付けは、処理装置側のデイツプスイッチによりメモリ
モジュールのアドレスを指定する方法、アドレスバスと
各メモリモジュールの接続部にデイツプスイッチを設置
したり、ショートコネクタを装着することにより行う方
法が知られている。
（発明が解決しようとする課題）
しかしながら、上述したようにデイツプスイッチやショ
ートコネクタを用いた場合、メモリモジュールの実装ご
とにアドレス割付けのためのマニュアル操作を必要とす
る煩わしさがあるばかりか、誤設定をする可能性もある
とう問題点があった。 本発明は上記問題点を解決する
ためになされたもので、複数のメモリモジュールが同一
バスに接続される場合にも、アドレス割付けのマニュア
ル設定を不要にするメモリモジュールのアドレス制御方
式を提供することを目的とする。
ートコネクタを用いた場合、メモリモジュールの実装ご
とにアドレス割付けのためのマニュアル操作を必要とす
る煩わしさがあるばかりか、誤設定をする可能性もある
とう問題点があった。 本発明は上記問題点を解決する
ためになされたもので、複数のメモリモジュールが同一
バスに接続される場合にも、アドレス割付けのマニュア
ル設定を不要にするメモリモジュールのアドレス制御方
式を提供することを目的とする。
［発明の構成コ
（課題を解決するための手段）
上記目的を達成するために本発明は、メモリバスを介し
てＣＰＵに接続されるメモリモジュールを複数個備え、
ＣＰＵから送出されるアドレスコードによりメモリモジ
ュール内データをアクセスするにおいて、 前記アドレスコードの内、所定の上位数ビットをメモリ
モジュール指定用コードとし、残りの下位ビットをモジ
ュルアドレス指定用コードとして割付ける一方、 各メモリモジュールは、 取込まれたメモリモジュール指定用コードの全ビットが
“０°である場合には、自モジュール指定と認識してモ
ジュールアドレス指定用コードによりモジュール内アド
レスを指定するとともに、メモリモジュール指定用コー
ドを予め決められた架空コードに書替えてメモリバス上
に送出する手段と、 メモリモジュール指定用コードの少なくとも１ビットが
“１”である場合には、該メモリモジュール指定用コー
ドから、“自メモリ容量＋１”を減算してメモリバス上
に送出する手段と、を備えたことを特徴とする。
てＣＰＵに接続されるメモリモジュールを複数個備え、
ＣＰＵから送出されるアドレスコードによりメモリモジ
ュール内データをアクセスするにおいて、 前記アドレスコードの内、所定の上位数ビットをメモリ
モジュール指定用コードとし、残りの下位ビットをモジ
ュルアドレス指定用コードとして割付ける一方、 各メモリモジュールは、 取込まれたメモリモジュール指定用コードの全ビットが
“０°である場合には、自モジュール指定と認識してモ
ジュールアドレス指定用コードによりモジュール内アド
レスを指定するとともに、メモリモジュール指定用コー
ドを予め決められた架空コードに書替えてメモリバス上
に送出する手段と、 メモリモジュール指定用コードの少なくとも１ビットが
“１”である場合には、該メモリモジュール指定用コー
ドから、“自メモリ容量＋１”を減算してメモリバス上
に送出する手段と、を備えたことを特徴とする。
（作用）
上記構成においてメモリバス（アドレスバス）からメモ
リモジュール内に取込まれたバイナリコードの上位側ビ
ットが全て“０”である場合は、下位側のバイナリコー
ドを用いて自モジュール内のアドレス指定をするととも
に上位側バイナリコードを架空のアドレスコードに書替
えてからアドレスバスに送出する。
リモジュール内に取込まれたバイナリコードの上位側ビ
ットが全て“０”である場合は、下位側のバイナリコー
ドを用いて自モジュール内のアドレス指定をするととも
に上位側バイナリコードを架空のアドレスコードに書替
えてからアドレスバスに送出する。
また、取込んだバイナリコードの上位側の少なくとも１
ビットが“１”であってかつ架空コードでない場合は、
取込んだバイナリコードの上位側から、“自メモリ容量
＋１“を減算してからアドレスバスに送出する。
ビットが“１”であってかつ架空コードでない場合は、
取込んだバイナリコードの上位側から、“自メモリ容量
＋１“を減算してからアドレスバスに送出する。
（実施例）
次に本発明の実施例を図面にもとづいて説明する。
第１図は、本発明をマイコンに適用した場合の一部を示
すブロック図である。
すブロック図である。
図において、ＣＰＵ１に接続されたメモリバス２下に、
各メモリモジュール３，４・・・がデイジー６ｓ、次段
への出力のアドレスバス６ｄ、及び図示しないデータバ
ス等により構成される。
各メモリモジュール３，４・・・がデイジー６ｓ、次段
への出力のアドレスバス６ｄ、及び図示しないデータバ
ス等により構成される。
メモリモジュール３，４・・・についてのアドレス割付
けは、例えば、メモリモジュール３のメモリ容量を１０
０ＯＯＨとすると、“ｏｏｏｏｏｏ。
けは、例えば、メモリモジュール３のメモリ容量を１０
０ＯＯＨとすると、“ｏｏｏｏｏｏ。
Ｏ″Ｈから“０ＯＯＯＦＦＦＦ” Ｈとし、次のメモリ
モジュール４を“０００１００・・・Ｏ″Ｈから“０Ｏ
ＯＩＦＦＦＦ″Ｈと割付けられる。以後のメモリモジュ
ールについても同様にアドレスが割付けられる。この場
合上位４桁に相当するビットがメモリモジュール指定用
とし、残りの下位４桁をメモリモジュール内のアドレス
指定用として定義される。
モジュール４を“０００１００・・・Ｏ″Ｈから“０Ｏ
ＯＩＦＦＦＦ″Ｈと割付けられる。以後のメモリモジュ
ールについても同様にアドレスが割付けられる。この場
合上位４桁に相当するビットがメモリモジュール指定用
とし、残りの下位４桁をメモリモジュール内のアドレス
指定用として定義される。
メモリモジュール３は、本来アドレスに対応した１００
ＯＯＨ個のメモリセルを備える以外にアドレス比較部７
と減算部８を内蔵する。
ＯＯＨ個のメモリセルを備える以外にアドレス比較部７
と減算部８を内蔵する。
アドレス比較部７は、前段からの入力のアドレスバス６
ｓを介してＣＰＵＩから送られるアドレスデータとして
のバイナリフードを取り込み、そのバイナリコード上位
側のメモリモジュール指定用ビットが全て“０”である
か否かを判別し、全て“０”である場合は、取込んだア
ドレスデータが自モジュールを指定するものとし、残り
の下位側のバイナリコードを用いて自モジュール内のメ
モリセルのアドレス指定を行う。
ｓを介してＣＰＵＩから送られるアドレスデータとして
のバイナリフードを取り込み、そのバイナリコード上位
側のメモリモジュール指定用ビットが全て“０”である
か否かを判別し、全て“０”である場合は、取込んだア
ドレスデータが自モジュールを指定するものとし、残り
の下位側のバイナリコードを用いて自モジュール内のメ
モリセルのアドレス指定を行う。
また同時に、取込んだバイナリコードの上位側を架空の
メモリモジュールを指定する特定コード、例えば、“Ｆ
ＦＦＦ”にして、全ビットを“１”に書替えてからアド
レスバス６ｄを介して次のメモリモジュール４へ送る。
メモリモジュールを指定する特定コード、例えば、“Ｆ
ＦＦＦ”にして、全ビットを“１”に書替えてからアド
レスバス６ｄを介して次のメモリモジュール４へ送る。
また、アドレス比較部７に取込んだバイナリコードの上
位側に１つでも“１”のコードがあってしかも前述した
架空コード“ＦＦＦＦ”とも異なる場合は、バイナリコ
ードは減算部８へ送られる。
位側に１つでも“１”のコードがあってしかも前述した
架空コード“ＦＦＦＦ”とも異なる場合は、バイナリコ
ードは減算部８へ送られる。
減算部８では、メモリモジュール３の容量、すなわち、
アドレスコードの５桁目以下に相当する自メモリ容量“
０ＯＯＯＦＦＦＦ”＋１、つまり“０００１００００”
を、取込んだバイナリコードより減算し、得られたアド
レスコードをアドレスバス６ｄにを介して次のメモリモ
ジュール４へ送る。すなわち、メモリモジュール３は、
取込んだアドレスコードが自モジュールを指定していな
い場合、メモリモジュール指定用の上位４桁から、自メ
モリ容量＋１を減算して、次モジュールに送る。
アドレスコードの５桁目以下に相当する自メモリ容量“
０ＯＯＯＦＦＦＦ”＋１、つまり“０００１００００”
を、取込んだバイナリコードより減算し、得られたアド
レスコードをアドレスバス６ｄにを介して次のメモリモ
ジュール４へ送る。すなわち、メモリモジュール３は、
取込んだアドレスコードが自モジュールを指定していな
い場合、メモリモジュール指定用の上位４桁から、自メ
モリ容量＋１を減算して、次モジュールに送る。
上位４桁から、自メモリ容量＋１が減算されたアドレス
コードが送られた次のメモリモジュール４も、同様にア
ドレス比較部および減算部を内蔵し、自モジュールが指
定されているか否かを判別する。
コードが送られた次のメモリモジュール４も、同様にア
ドレス比較部および減算部を内蔵し、自モジュールが指
定されているか否かを判別する。
これらのアドレスコードの判別処理が、順次行われるこ
とより、メモリバスにメモリモジュールを増設するよう
な場合でも、何らアドレス割付のためのパスライン切替
え等のマニュアルによる処理が不要となる。
とより、メモリバスにメモリモジュールを増設するよう
な場合でも、何らアドレス割付のためのパスライン切替
え等のマニュアルによる処理が不要となる。
第２図は、上述したメモリモジュールごとのアドレスデ
ータ取込み処理を系統的に示したフローチャートである
。
ータ取込み処理を系統的に示したフローチャートである
。
各メモリモジュールは、図示されるように上位のメモリ
モジュール側から送られたアドレスデータを取込み、上
位側のメモリモジュール指定用のｎビットの値を判別す
ることにより、自メモリを指定するアドレスデータか否
かを判別し、特に自メモリ以外を指定していない場合に
、上位。ビット部から、自メモリ容量＋１を減算して次
メモリに送るように構成したことにより、メモリバス２
上に複数のメモリモジュールをアドレス割付けのための
面倒なバス接続をすることなくデイジ−チェーンするこ
とができる。
モジュール側から送られたアドレスデータを取込み、上
位側のメモリモジュール指定用のｎビットの値を判別す
ることにより、自メモリを指定するアドレスデータか否
かを判別し、特に自メモリ以外を指定していない場合に
、上位。ビット部から、自メモリ容量＋１を減算して次
メモリに送るように構成したことにより、メモリバス２
上に複数のメモリモジュールをアドレス割付けのための
面倒なバス接続をすることなくデイジ−チェーンするこ
とができる。
［発明の効果］
以上説明したように本発明によれば、バス接続される複
数のメモリモジュールについてのアドレス割付けが、メ
モリバスを介して送られるアドレスコードを各メモリモ
ジュールが順次取込み、自モジュール宛か否かを判別す
ることができるため、複数のメモリモジュールをバスに
実装する際の接続作業を容易にすることができる。
数のメモリモジュールについてのアドレス割付けが、メ
モリバスを介して送られるアドレスコードを各メモリモ
ジュールが順次取込み、自モジュール宛か否かを判別す
ることができるため、複数のメモリモジュールをバスに
実装する際の接続作業を容易にすることができる。
第１図は本発明の実施例を示すブロック図、第２図は同
実施例の動作を示すフローチャートである。 １ ・・・ ＣＰＵ ２・・・メモリバス ３・・・メモリモジュール ４・・・メモリモジュール ６ｓ、６ｄ・・・アドレスバス ７・・・アドレス比較部 ６・・・減算部 代哩人弁理士三好秀和
実施例の動作を示すフローチャートである。 １ ・・・ ＣＰＵ ２・・・メモリバス ３・・・メモリモジュール ４・・・メモリモジュール ６ｓ、６ｄ・・・アドレスバス ７・・・アドレス比較部 ６・・・減算部 代哩人弁理士三好秀和
Claims (1)
- 【特許請求の範囲】 メモリバスを介してＣＰＵに接続されるメモリモジュー
ルを複数個備え、ＣＰＵから送出されるアドレスコード
によりメモリモジュール内データをアクセスするにおい
て、 前記アドレスコードの内、所定の上位数ビットをメモリ
モジュール指定用コードとし、残りの下位ビットをモジ
ュルアドレス指定用コードとして割付ける一方、 各メモリモジュールは、 取込まれたメモリモジュール指定用コードの全ビットが
“０”である場合には、自モジュール指定と認識してモ
ジュールアドレス指定用コードによりモジュール内アド
レスを指定するとともに、メモリモジュール指定用コー
ドを予め決められた架空コードに書替えてメモリバス上
に送出する手段と、 メモリモジュール指定用コードの少なくとも１ビットが
“１”である場合には、該メモリモジュール指定用コー
ドから、“自メモリ容量＋１”を減算してメモリバス上
に送出する手段と、 を備えたメモリモジュールのアドレス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6813390A JPH03269652A (ja) | 1990-03-20 | 1990-03-20 | メモリモジュールのアドレス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6813390A JPH03269652A (ja) | 1990-03-20 | 1990-03-20 | メモリモジュールのアドレス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03269652A true JPH03269652A (ja) | 1991-12-02 |
Family
ID=13364938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6813390A Pending JPH03269652A (ja) | 1990-03-20 | 1990-03-20 | メモリモジュールのアドレス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03269652A (ja) |
-
1990
- 1990-03-20 JP JP6813390A patent/JPH03269652A/ja active Pending
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