JPH03273684A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH03273684A JPH03273684A JP7378190A JP7378190A JPH03273684A JP H03273684 A JPH03273684 A JP H03273684A JP 7378190 A JP7378190 A JP 7378190A JP 7378190 A JP7378190 A JP 7378190A JP H03273684 A JPH03273684 A JP H03273684A
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- insulating film
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- 238000004519 manufacturing process Methods 0.000 title claims description 6
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- 229920005591 polysilicon Polymers 0.000 abstract description 16
- 238000000034 method Methods 0.000 abstract description 15
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- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、フローティングゲート型の電界効果トランジ
スタからなる半導体記憶装置およびその製造方法に関す
る。
スタからなる半導体記憶装置およびその製造方法に関す
る。
従来の技術
電気的書き込み消去が可能なＥＥＰＲＯＭ（Ｅｌｅｃｔ
ｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇ
ｒａｍａｂｌｅＲＯＭ）の１つとして、トンネル電流に
より書き込み消去を行なうフローティングゲート型の半
導体記憶装置がよく知られている。このフローティング
ゲート型の半導体記憶装置は、拡散層上の薄い絶縁膜中
を流れるトンネル電流を用いて、絶縁膜上のフローティ
ングゲート電極に電荷を蓄積させ、トランジスタのしき
い値電圧を変化させて情報を記憶することを原理とする
ものである。以下、その構成について第２図を参照しな
がら説明する。
ｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇ
ｒａｍａｂｌｅＲＯＭ）の１つとして、トンネル電流に
より書き込み消去を行なうフローティングゲート型の半
導体記憶装置がよく知られている。このフローティング
ゲート型の半導体記憶装置は、拡散層上の薄い絶縁膜中
を流れるトンネル電流を用いて、絶縁膜上のフローティ
ングゲート電極に電荷を蓄積させ、トランジスタのしき
い値電圧を変化させて情報を記憶することを原理とする
ものである。以下、その構成について第２図を参照しな
がら説明する。
図に示すように、Ｐ型シリコン基板１１の中にＮ型の不
純物を含んだソース領域１２とドレイン領域１３が形成
され、前記ソース領域１２とドレイン領域１３にまたが
って比較的厚い酸化シリコン膜等からなる絶縁膜１４が
形成されるとともに、前記絶縁膜１４の一部分のみを開
孔し、この開孔部にトンネリング媒体となりつる酸化シ
リコン膜等からなる薄いトンネリング絶縁膜１５が形成
され、トンネリング絶縁膜１５および絶縁膜１４の上に
ポリシリコン膜等よりなるフローティングゲート電極１
６、酸化シリコン膜等からなる絶縁膜１７、ポシリコン
膜等よりなるコントロールゲート電極１８が順次積層さ
れた構造となっている。また、図に示すようなフローテ
ィングゲート型半導体記憶装置では、通常１５〜２０Ｖ
程度の電圧で書き込み、消去を行えるようにトンネリン
グ媒体となる薄いトンネリング絶縁膜１５の膜厚は１０
０Ａ程度と非常に薄くする必要がある。
純物を含んだソース領域１２とドレイン領域１３が形成
され、前記ソース領域１２とドレイン領域１３にまたが
って比較的厚い酸化シリコン膜等からなる絶縁膜１４が
形成されるとともに、前記絶縁膜１４の一部分のみを開
孔し、この開孔部にトンネリング媒体となりつる酸化シ
リコン膜等からなる薄いトンネリング絶縁膜１５が形成
され、トンネリング絶縁膜１５および絶縁膜１４の上に
ポリシリコン膜等よりなるフローティングゲート電極１
６、酸化シリコン膜等からなる絶縁膜１７、ポシリコン
膜等よりなるコントロールゲート電極１８が順次積層さ
れた構造となっている。また、図に示すようなフローテ
ィングゲート型半導体記憶装置では、通常１５〜２０Ｖ
程度の電圧で書き込み、消去を行えるようにトンネリン
グ媒体となる薄いトンネリング絶縁膜１５の膜厚は１０
０Ａ程度と非常に薄くする必要がある。
従来、上述のようなフローティングゲート型の半導体記
憶装置を製造する場合、トンネリング媒体となる薄いト
ンネリング絶縁膜１５を形成するのに、ドレイン領域１
３上に比較的厚い絶縁膜１４を形成し、その絶縁膜１４
の一部分を公知のフォトエツチング技術によりドレイン
領域１３に達するように開孔し、その後、その開孔部に
公知の熱酸化法により厚さ１００Ａ程度の酸化シリコン
膜等からなる薄いトンネリング絶縁膜１５を形成する。
憶装置を製造する場合、トンネリング媒体となる薄いト
ンネリング絶縁膜１５を形成するのに、ドレイン領域１
３上に比較的厚い絶縁膜１４を形成し、その絶縁膜１４
の一部分を公知のフォトエツチング技術によりドレイン
領域１３に達するように開孔し、その後、その開孔部に
公知の熱酸化法により厚さ１００Ａ程度の酸化シリコン
膜等からなる薄いトンネリング絶縁膜１５を形成する。
次いでトンネリング領域となる薄いトンネリング絶縁膜
１５上にポリシリコン膜よりなるブローティングゲート
電極１６を形成し、酸化処理を施した後、ポリシリコン
膜等でコントロールゲート電極１８を形成していた。
１５上にポリシリコン膜よりなるブローティングゲート
電極１６を形成し、酸化処理を施した後、ポリシリコン
膜等でコントロールゲート電極１８を形成していた。
発明が解決しようとする課題
このような従来の半導体記憶装置では、比較的厚い絶縁
膜１４にフォトエツチング技術で開孔して設けた開孔部
の断面形状は、かなり垂直に近い状態となり、１００Ａ
程度の非常に薄いトンネリング絶縁膜１５を形成すると
、開孔部のシリコン基板１１に接した周辺部の膜厚が薄
くなったり、また酸化時に周辺部に歪やトラップが発生
しやすくなるため、繰り返し書換えを行なうと非常に破
壊しやすくなり、信頼性の確保が非常に難しいといった
課題を有していた。
膜１４にフォトエツチング技術で開孔して設けた開孔部
の断面形状は、かなり垂直に近い状態となり、１００Ａ
程度の非常に薄いトンネリング絶縁膜１５を形成すると
、開孔部のシリコン基板１１に接した周辺部の膜厚が薄
くなったり、また酸化時に周辺部に歪やトラップが発生
しやすくなるため、繰り返し書換えを行なうと非常に破
壊しやすくなり、信頼性の確保が非常に難しいといった
課題を有していた。
本発明は、上記課題を解決するもので、十分な繰り返し
書換え可能回数の確保を容易に実現できる半導体記憶装
置およびその製造方法を提供することを目的とする。
書換え可能回数の確保を容易に実現できる半導体記憶装
置およびその製造方法を提供することを目的とする。
課題を解決するための手段
本発明は上記目的を達成するために、一導電型半導体基
板の一主面上に、互いに向い合って形成されたソース領
域およびドレイン領域と、トンネリング媒体となるよう
に形成された薄いトンネリング絶縁膜と、そのトンネリ
ング絶縁膜上の、ドレイン領域上部に相当する一部に形
成された第１のフローティングゲート電極と、その第１
のフローティングゲート電極上に開口部を除いて形成さ
れた絶縁膜と、開口部を含む絶縁膜上に形成された第２
のフローティングゲート電極と、その第２のフローティ
ングゲート電極上に形成された絶縁膜と、その絶縁膜上
に形成されたコントロールゲート電極とを有する半導体
記憶装置において、トンネリング絶縁膜の、第１のフロ
ーティングゲート電極に接した周辺部の膜厚が厚くなっ
た構成にしたものである。
板の一主面上に、互いに向い合って形成されたソース領
域およびドレイン領域と、トンネリング媒体となるよう
に形成された薄いトンネリング絶縁膜と、そのトンネリ
ング絶縁膜上の、ドレイン領域上部に相当する一部に形
成された第１のフローティングゲート電極と、その第１
のフローティングゲート電極上に開口部を除いて形成さ
れた絶縁膜と、開口部を含む絶縁膜上に形成された第２
のフローティングゲート電極と、その第２のフローティ
ングゲート電極上に形成された絶縁膜と、その絶縁膜上
に形成されたコントロールゲート電極とを有する半導体
記憶装置において、トンネリング絶縁膜の、第１のフロ
ーティングゲート電極に接した周辺部の膜厚が厚くなっ
た構成にしたものである。
作用
本発明は上記した構成により、薄いトンネリング絶縁膜
の、第１のフローティングゲート電橋に接した周辺部の
膜厚が厚くなっているので、周辺部の歪やトラップによ
るトラブル、破壊が起こり難い。
の、第１のフローティングゲート電橋に接した周辺部の
膜厚が厚くなっているので、周辺部の歪やトラップによ
るトラブル、破壊が起こり難い。
実施例
以下、本発明の一実施例を第１図を参照しながら説明す
る。
る。
まず、同図（Ａ）に示すように、Ｐ型シリコン基板１上
に公知の選択拡散技術によりＮ型拡散層からなるソース
領域２．ドレイン領域３を形成する。本実施例では不純
物濃度は５Ｘ１０”／ｃｄ程度となるようにコントロー
ルした。次いで同図（Ｂ）に示すように、トンネリング
媒体となりうる薄いトンネリング絶縁膜４を形成する。
に公知の選択拡散技術によりＮ型拡散層からなるソース
領域２．ドレイン領域３を形成する。本実施例では不純
物濃度は５Ｘ１０”／ｃｄ程度となるようにコントロー
ルした。次いで同図（Ｂ）に示すように、トンネリング
媒体となりうる薄いトンネリング絶縁膜４を形成する。
トンネリング効果を有効に利用するには、トンネリング
絶縁膜４の膜厚を５０〜１５０Ａ程度にする必要がある
が、本実施例では９００℃水蒸気雰囲気中で酸化してド
レイン領域上で１０ＯＡとなるように形威させた。さら
に薄いトンネリング絶縁膜４上にリンをドープ（約３
Ｘ １０”ｅｌｌ−３） Ｌ／たポリシリコン膜を気相
成長法により約１０００Ａ形成させ、その後公知のフォ
トエツチング技術により、ポリシリコン膜よりなる第１
のフローティングゲート電極５を形成する。次いで同図
（Ｃ）に示すように、通常の熱酸化法により酸化シリコ
ン等よりなる絶縁膜６をポリシリコン膜からなる第１の
フローティングゲート電極５上で約２００Ａ程度となる
ように形成する。この熱酸化工程で、図に示すようにト
ンネリング絶縁膜４に接した第１のフローティングゲー
ト電極５の周辺境界部は酸化が進行し、トンネリング絶
縁膜４の、トンネリングを起こす、第１のフローティン
グゲート電極５の下の領域の周辺部の膜厚が実質上厚く
なったようになる。その後公知のフォトエツチング技術
により所定の部分をポリシリコンよりなる第１のフロー
ティングゲート電極５に達するように開孔した後、リン
をドープ（約３ Ｘ １０２０ｅｌｌ−”） Ｌ／たポ
リシリコン膜を気相成長法により約３００ＯＡ形成させ
、公知のフォトエツチング技術により、ポリシリコン膜
等よりなる第２のフローティングゲート電極７を形威し
第１のフローティングゲート電極５と電気的に接続して
フローティングゲート電極を形成する。
絶縁膜４の膜厚を５０〜１５０Ａ程度にする必要がある
が、本実施例では９００℃水蒸気雰囲気中で酸化してド
レイン領域上で１０ＯＡとなるように形威させた。さら
に薄いトンネリング絶縁膜４上にリンをドープ（約３
Ｘ １０”ｅｌｌ−３） Ｌ／たポリシリコン膜を気相
成長法により約１０００Ａ形成させ、その後公知のフォ
トエツチング技術により、ポリシリコン膜よりなる第１
のフローティングゲート電極５を形成する。次いで同図
（Ｃ）に示すように、通常の熱酸化法により酸化シリコ
ン等よりなる絶縁膜６をポリシリコン膜からなる第１の
フローティングゲート電極５上で約２００Ａ程度となる
ように形成する。この熱酸化工程で、図に示すようにト
ンネリング絶縁膜４に接した第１のフローティングゲー
ト電極５の周辺境界部は酸化が進行し、トンネリング絶
縁膜４の、トンネリングを起こす、第１のフローティン
グゲート電極５の下の領域の周辺部の膜厚が実質上厚く
なったようになる。その後公知のフォトエツチング技術
により所定の部分をポリシリコンよりなる第１のフロー
ティングゲート電極５に達するように開孔した後、リン
をドープ（約３ Ｘ １０２０ｅｌｌ−”） Ｌ／たポ
リシリコン膜を気相成長法により約３００ＯＡ形成させ
、公知のフォトエツチング技術により、ポリシリコン膜
等よりなる第２のフローティングゲート電極７を形威し
第１のフローティングゲート電極５と電気的に接続して
フローティングゲート電極を形成する。
次いで同図（Ｄ）に示すように、通常の熱酸化法により
酸化シリコン膜等からなる絶縁膜８を第２のフローティ
ングゲート電極７上で約４００Ａ程度となるように形成
する。その後、リンをドープ（約３ Ｘ １０”ａｍ−
’） Ｌ／たポリシリコン膜を気相成長法により約４０
００Ａ形成させ、公知のフォトエツチング技術により、
ポリシリコン膜等よりなるコントロールゲート電極９を
形成し、図に示すようなフローティングゲート型の半導
体記憶装置を作成することができる。
酸化シリコン膜等からなる絶縁膜８を第２のフローティ
ングゲート電極７上で約４００Ａ程度となるように形成
する。その後、リンをドープ（約３ Ｘ １０”ａｍ−
’） Ｌ／たポリシリコン膜を気相成長法により約４０
００Ａ形成させ、公知のフォトエツチング技術により、
ポリシリコン膜等よりなるコントロールゲート電極９を
形成し、図に示すようなフローティングゲート型の半導
体記憶装置を作成することができる。
なお、本実施例においてはＰ型シリコン基板１について
記述したが、Ｎ型シリコン基板その他−般の半導体基板
にも適用できる。
記述したが、Ｎ型シリコン基板その他−般の半導体基板
にも適用できる。
発明の効果
以上の実施例から明らかなように、本発明によれば、ト
ンネリング領域に１００Ａ程度の薄い酸化シリコン膜を
形成しても、その後の熱酸化工程によりトンネリング領
域のフローティングゲート電極に接した周辺部の膜厚が
厚くなり、繰り返し書換えを行なっても周辺部で破壊し
にくくなり、信頼性の確保が容易となり、信頼性の高い
フローティングゲート型の半導体記憶装置を提供できる
。
ンネリング領域に１００Ａ程度の薄い酸化シリコン膜を
形成しても、その後の熱酸化工程によりトンネリング領
域のフローティングゲート電極に接した周辺部の膜厚が
厚くなり、繰り返し書換えを行なっても周辺部で破壊し
にくくなり、信頼性の確保が容易となり、信頼性の高い
フローティングゲート型の半導体記憶装置を提供できる
。
第１図（Ａ）〜（Ｄ）は本発明の一実施例の半導体記憶
装置およびその製造方法を説明するための工程順部分断
面図、第２図は従来の半導体記憶装置の部分断面図であ
る。 １・・・・・・Ｐ型シリコン基板（半導体基板〉、２・
・・・・・ソース領域、３・・・・・・ドレイン領域、
４・・・・・・トンネリング絶縁膜、５・・・・・・第
１のフローティングゲート電極、６・・・・・・絶縁膜
、７・・・・・・第２のフローティングゲート電極、８
・・・・・・絶縁膜、９・・・・・・コントロールゲー
ト電極。
装置およびその製造方法を説明するための工程順部分断
面図、第２図は従来の半導体記憶装置の部分断面図であ
る。 １・・・・・・Ｐ型シリコン基板（半導体基板〉、２・
・・・・・ソース領域、３・・・・・・ドレイン領域、
４・・・・・・トンネリング絶縁膜、５・・・・・・第
１のフローティングゲート電極、６・・・・・・絶縁膜
、７・・・・・・第２のフローティングゲート電極、８
・・・・・・絶縁膜、９・・・・・・コントロールゲー
ト電極。
Claims (2)
- （１）一導電型半導体基板の一主面上に、 互いに向い合って形成されたソース領域およびドレイン
領域と、 トンネリング媒体となるように形成された薄いトンネリ
ング絶縁膜と、 そのトンネリング絶縁膜上の、前記ドレイン領域上部に
相当する一部に形成された第１のフローティングゲート
電極と、 その第１のフローティングゲート電極上の開口部を除い
て形成された絶縁膜と、 前記開口部を含む前記絶縁膜上に形成された第２のフロ
ーティングゲート電極と、 その第２のフローティングゲート電極上に形成された絶
縁膜と、その絶縁膜上に形成されたコントロールゲート
電極とを有する半導体記憶装置において、 前記トンネリング絶縁膜の、第１のフロー ティングゲート電極に接した周辺部の膜厚が厚くなった
半導体記憶装置。 - （２）一導電型半導体基板の一主面上に、 互いに向い合った位置にソース領域およびドレイン領域
を形成する工程と、 トンネリング媒体となるトンネリング絶縁膜を全面に形
成する工程と、 そのトンネリング絶縁膜上の、前記ドレイン領域上部に
相当する一部に第１のフローティングゲート電極を形成
する工程と、 その第１のフローティングゲート電極上の開口部を除い
て絶縁膜を形成する工程と、 前記開口部を含む前記絶縁膜上に第２のフ ローティングゲート電極を形成する工程と、その第２の
フローティングゲート電極上に絶縁膜を形成する工程と
、 その絶縁膜上にコントロールゲート電極を形成する工程
とを有する半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7378190A JPH03273684A (ja) | 1990-03-23 | 1990-03-23 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7378190A JPH03273684A (ja) | 1990-03-23 | 1990-03-23 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03273684A true JPH03273684A (ja) | 1991-12-04 |
Family
ID=13528091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7378190A Pending JPH03273684A (ja) | 1990-03-23 | 1990-03-23 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03273684A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005322920A (ja) * | 2004-04-30 | 2005-11-17 | Samsung Electronics Co Ltd | Ｅｅｐｒｏｍセルの製造方法 |
-
1990
- 1990-03-23 JP JP7378190A patent/JPH03273684A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005322920A (ja) * | 2004-04-30 | 2005-11-17 | Samsung Electronics Co Ltd | Ｅｅｐｒｏｍセルの製造方法 |
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