JPH04338859A - コンピュータ装置 - Google Patents
コンピュータ装置Info
- Publication number
- JPH04338859A JPH04338859A JP3111362A JP11136291A JPH04338859A JP H04338859 A JPH04338859 A JP H04338859A JP 3111362 A JP3111362 A JP 3111362A JP 11136291 A JP11136291 A JP 11136291A JP H04338859 A JPH04338859 A JP H04338859A
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- JP
- Japan
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- cpu
- memory
- instruction
- processing unit
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- Pending
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- 230000015654 memory Effects 0.000 claims abstract description 52
- 230000002093 peripheral effect Effects 0.000 claims abstract description 50
- 238000010586 diagram Methods 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は中央処理装置（以降ＣＰ
Ｕと記す）とメモリとその他周辺装置を有するコンピュ
ータ装置に関し、特に中央処理装置の命令実行中に周辺
装置から独自にＣＰＵのデータ・メモリにアクセス可能
なコンピュータ装置に関する。
Ｕと記す）とメモリとその他周辺装置を有するコンピュ
ータ装置に関し、特に中央処理装置の命令実行中に周辺
装置から独自にＣＰＵのデータ・メモリにアクセス可能
なコンピュータ装置に関する。
【０００２】
【従来の技術】従来のＣＰＵ、メモリ、周辺装置一体型
のコンピュータ装置では図２で示す様に１つのデータ・
バスをＣＰＵ２１、データ・メモリ２２、周辺装置２３
で共用する。データ・バス２４はＣＰＵ２１からデータ
・メモリ２２をアクセスする場合、ＣＰＵ２１が周辺装
置２３をアクセスする場合、周辺装置２３がデータ・メ
モリ２２をアクセスする場合に使用される。ＣＰＵ２１
がデータ・メモリ２２をアクセスする場合とＣＰＵ２１
が周辺装置２３をアクセスする場合はＣＰＵ２１の命令
に対応する。しかし、周辺装置２３がデータ・メモリ２
２をアクセスする場合はＣＰＵ２１の命令に対応する場
合と周辺装置２３がその動作上ＣＰＵの命令とは関係せ
ず独自にデータ・メモリ２２のデータを必要とする場合
がある。後者をダイレクト・メモリ・アクセス動作と呼
ぶ（以後ＤＭＡ動作と記す）。
のコンピュータ装置では図２で示す様に１つのデータ・
バスをＣＰＵ２１、データ・メモリ２２、周辺装置２３
で共用する。データ・バス２４はＣＰＵ２１からデータ
・メモリ２２をアクセスする場合、ＣＰＵ２１が周辺装
置２３をアクセスする場合、周辺装置２３がデータ・メ
モリ２２をアクセスする場合に使用される。ＣＰＵ２１
がデータ・メモリ２２をアクセスする場合とＣＰＵ２１
が周辺装置２３をアクセスする場合はＣＰＵ２１の命令
に対応する。しかし、周辺装置２３がデータ・メモリ２
２をアクセスする場合はＣＰＵ２１の命令に対応する場
合と周辺装置２３がその動作上ＣＰＵの命令とは関係せ
ず独自にデータ・メモリ２２のデータを必要とする場合
がある。後者をダイレクト・メモリ・アクセス動作と呼
ぶ（以後ＤＭＡ動作と記す）。
【０００３】ＤＭＡ動作ＣＰＵ２１の１つの命令でデー
タ・メモリ２２から周辺装置２３へ転送されるデータ量
より大量のデータを短時間でデータ・メモリ２２から周
辺装置２３に転送を必要とされる場合に使用される。
タ・メモリ２２から周辺装置２３へ転送されるデータ量
より大量のデータを短時間でデータ・メモリ２２から周
辺装置２３に転送を必要とされる場合に使用される。
【０００４】それは、通常、ＣＰＵ２１を８ｂｉｔｓＣ
ＰＵとすると１命令でデータ・メモリ２２から周辺装置
２３に転送できるデータ量は８ｂｉｔｓ程度である。周
辺装置２３が例えばＣＰＵ２１の１命令実行時間中に３
２ｂｉｔｓ必要の場合はＣＰＵ２１のデータ・メモリ・
アクセス動作を介さず直接データ・メモリ２２を周辺装
置２３がアクセスした方が周辺装置２３の独自のタイミ
ングでＣＰＵ２１の１命令中に４度アクセスすれば良い
からである。
ＰＵとすると１命令でデータ・メモリ２２から周辺装置
２３に転送できるデータ量は８ｂｉｔｓ程度である。周
辺装置２３が例えばＣＰＵ２１の１命令実行時間中に３
２ｂｉｔｓ必要の場合はＣＰＵ２１のデータ・メモリ・
アクセス動作を介さず直接データ・メモリ２２を周辺装
置２３がアクセスした方が周辺装置２３の独自のタイミ
ングでＣＰＵ２１の１命令中に４度アクセスすれば良い
からである。
【０００５】ＤＭＡ動作を行う場合、ＣＰＵ２１で制御
されるデータと周辺装置２３で制御されるデータがデー
タ・バス２４上で干渉しあわないようにＣＰＵ２１の動
作を停止しデータ・バス２４は周辺装置２３に解放され
る。
されるデータと周辺装置２３で制御されるデータがデー
タ・バス２４上で干渉しあわないようにＣＰＵ２１の動
作を停止しデータ・バス２４は周辺装置２３に解放され
る。
【０００６】周辺装置２３はＣＰＵ２１にＤＭＡ動作の
要求２５をだし、ＣＰＵ２１はＤＭＡ動作が実行できる
状態にしデータ・バス２４を解放しＤＭＡ許可信号２６
を周辺装置２３に送りＤＭＡ動作解除信号２７が周辺装
置２３から発行されるまで動作を停止する。
要求２５をだし、ＣＰＵ２１はＤＭＡ動作が実行できる
状態にしデータ・バス２４を解放しＤＭＡ許可信号２６
を周辺装置２３に送りＤＭＡ動作解除信号２７が周辺装
置２３から発行されるまで動作を停止する。
【０００７】
【発明が解決しようとする課題】このようにＤＭＡ動作
は図２のデータ・バス２４を周辺装置２３のデータ転送
で使用するため、その間ＣＰＵ動作を停止させるなけれ
ばならず見かけ上のＣＰＵ処理速度が低下する。図３に
その様子を示す。
は図２のデータ・バス２４を周辺装置２３のデータ転送
で使用するため、その間ＣＰＵ動作を停止させるなけれ
ばならず見かけ上のＣＰＵ処理速度が低下する。図３に
その様子を示す。
【０００８】図３のＡはＤＭＡ動作の無い場合のＣＰＵ
の動作タイミングである。図３のＢはＤＭＡ動作がＣＰ
Ｕの１命令おきに実行された場合である。例えばＣＰＵ
の命令実行時間が２μ秒でＤＭＡ動作にかかる時間がや
はり２μ秒であるとすると図３のＡではＣＰＵ命令実行
時間は２μ秒であるが図３のＢではＣＰＵの命令実行時
間は見かけ上４μ秒になってしまう。
の動作タイミングである。図３のＢはＤＭＡ動作がＣＰ
Ｕの１命令おきに実行された場合である。例えばＣＰＵ
の命令実行時間が２μ秒でＤＭＡ動作にかかる時間がや
はり２μ秒であるとすると図３のＡではＣＰＵ命令実行
時間は２μ秒であるが図３のＢではＣＰＵの命令実行時
間は見かけ上４μ秒になってしまう。
【０００９】また、前記の例ではＤＭＡ動作時間ＣＰＵ
の１命令実行時間と同じであったが周辺装置の処理内容
によってはさらに時間がかかる場合も考えられる。つま
り、ＣＰＵのデータ処理で使用されるデータ・バスと周
辺装置で使用されるデータ・バスが同一であるため、そ
のデータ・バスのｂｉｔ幅の数倍のデータを周辺装置に
転送するとするとＤＭＡ動作期間が増加するためである
。
の１命令実行時間と同じであったが周辺装置の処理内容
によってはさらに時間がかかる場合も考えられる。つま
り、ＣＰＵのデータ処理で使用されるデータ・バスと周
辺装置で使用されるデータ・バスが同一であるため、そ
のデータ・バスのｂｉｔ幅の数倍のデータを周辺装置に
転送するとするとＤＭＡ動作期間が増加するためである
。
【００１０】さらに、周辺装置の処理内容がＣＰＵ動作
と非同期の場合、周辺装置からのＤＭＡ動作要求が発行
されてもＣＰＵの動作状況によっては、すぐにはＣＰＵ
からＤＭＡ動作許可信号が送られず周辺装置の動作がそ
の間停止してしまう。
と非同期の場合、周辺装置からのＤＭＡ動作要求が発行
されてもＣＰＵの動作状況によっては、すぐにはＣＰＵ
からＤＭＡ動作許可信号が送られず周辺装置の動作がそ
の間停止してしまう。
【００１１】ＤＭＡ動作を使用するとＣＰＵの処理速度
および周辺装置の処理速度ともに遅くなるという場合が
発生する。
および周辺装置の処理速度ともに遅くなるという場合が
発生する。
【００１２】本コンピュータ装置外部の装置が本コンピ
ュータ装置に要求する実行処理スピードが速くなればな
るほど不利になる。また、このような構成で実行処理ス
ピードを上げようとすればＣＰＵ自体の処理スピードを
上げなくてはならない。もし、ＣＰＵが集積回路の場合
、内部のトランジスタの大きさを大きくせねばならず集
積回路の拡大化をまねき、さらに、大電力消費化招く。
ュータ装置に要求する実行処理スピードが速くなればな
るほど不利になる。また、このような構成で実行処理ス
ピードを上げようとすればＣＰＵ自体の処理スピードを
上げなくてはならない。もし、ＣＰＵが集積回路の場合
、内部のトランジスタの大きさを大きくせねばならず集
積回路の拡大化をまねき、さらに、大電力消費化招く。
【００１３】
【課題を解決するための手段】本発明のコンピュータ装
置は中央処理装置と命令メモリとデータ・メモリと周辺
回路を有し該中央処理装置に該命令メモリに接続されて
いる命令バスと第一のデータ・バスが接続され、該デー
タ・メモリは第一のデータ・バスおよび第二のデータ・
バスが接続され、第二のデータ・バスは該周辺回路に接
続され、該周辺回路と該データ・メモリ間のデータ転送
は該中央処理装置の命令サイクル中で該データ・メモリ
を該中央処理装置がアクセスしていない期間に第二のデ
ータ・バスを介して行う事を特徴としている。
置は中央処理装置と命令メモリとデータ・メモリと周辺
回路を有し該中央処理装置に該命令メモリに接続されて
いる命令バスと第一のデータ・バスが接続され、該デー
タ・メモリは第一のデータ・バスおよび第二のデータ・
バスが接続され、第二のデータ・バスは該周辺回路に接
続され、該周辺回路と該データ・メモリ間のデータ転送
は該中央処理装置の命令サイクル中で該データ・メモリ
を該中央処理装置がアクセスしていない期間に第二のデ
ータ・バスを介して行う事を特徴としている。
【００１４】前記の該中央処理装置の命令サイクル中の
該データ・メモリを該中央処理装置がアクセスしていな
い期間は該命令サイクル中に専用に設けられた期間また
は、該データ・メモリをアクセスしない命令の期間であ
る。
該データ・メモリを該中央処理装置がアクセスしていな
い期間は該命令サイクル中に専用に設けられた期間また
は、該データ・メモリをアクセスしない命令の期間であ
る。
【００１５】
【実施例】次に本発明について図面を参照して説明する
。
。
【００１６】図１は本発明の一実施例である。ＣＰＵ１
は命令メモリ７より命令バス８を介して命令を受取り命
令に応じてデータ・バス４を介してデータ・メモリ２又
は周辺装置３をアクセスする。周辺装置３とデータ・メ
モリ２の間のデータ転送は専用のデータ・バス５を介し
て行う。図５にＣＰＵ１の１命令中の動作状況を示す。 ＣＰＵ１の１命令４つのタイミングに分かれておりそれ
ぞれの１タイミングで１度しかデータ・メモリ２をアク
セスできない。タイミング５１中はＣＰＵ１はデータ・
メモリ２はアクセスせず、タイミング５２、５３、５４
でＣＰＵ１はデータ・メモリ２をアクセスする。
は命令メモリ７より命令バス８を介して命令を受取り命
令に応じてデータ・バス４を介してデータ・メモリ２又
は周辺装置３をアクセスする。周辺装置３とデータ・メ
モリ２の間のデータ転送は専用のデータ・バス５を介し
て行う。図５にＣＰＵ１の１命令中の動作状況を示す。 ＣＰＵ１の１命令４つのタイミングに分かれておりそれ
ぞれの１タイミングで１度しかデータ・メモリ２をアク
セスできない。タイミング５１中はＣＰＵ１はデータ・
メモリ２はアクセスせず、タイミング５２、５３、５４
でＣＰＵ１はデータ・メモリ２をアクセスする。
【００１７】例えばデータ・バス４を８ｂｉｔｓとし、
専用データ・バス５を３２ｂｉｔｓとし、ＣＰＵ１の１
命令サイクルを２μ秒とする。いま、ＣＰＵ１が動作中
、周辺装置３がＣＰＵ１と非同期に動作している。周辺
装置３はその動作内容上２μ秒毎に３２ｂｉｔｓのデー
タを必要であるとする。周辺装置３はＣＰＵ１命令サイ
クル中のタイミング５２の期間にデータ・メモリ２を専
用データ・バス５を介してアクセスする。専用データ・
バス５はデータ・バス４と異なりｂｉｔ幅が３２ｂｉｔ
ｓであるため１回でデータ・メモリ２より３２ｂｉｔｓ
のデータが転送でき、タイミング５１はＣＰＵ１が動作
している間は常時周辺装置とデータ・メモリ２間のデー
タ転送の為に確保されているため、周辺装置３がわざわ
ざＣＰＵ１に許可を受ける必要もない。
専用データ・バス５を３２ｂｉｔｓとし、ＣＰＵ１の１
命令サイクルを２μ秒とする。いま、ＣＰＵ１が動作中
、周辺装置３がＣＰＵ１と非同期に動作している。周辺
装置３はその動作内容上２μ秒毎に３２ｂｉｔｓのデー
タを必要であるとする。周辺装置３はＣＰＵ１命令サイ
クル中のタイミング５２の期間にデータ・メモリ２を専
用データ・バス５を介してアクセスする。専用データ・
バス５はデータ・バス４と異なりｂｉｔ幅が３２ｂｉｔ
ｓであるため１回でデータ・メモリ２より３２ｂｉｔｓ
のデータが転送でき、タイミング５１はＣＰＵ１が動作
している間は常時周辺装置とデータ・メモリ２間のデー
タ転送の為に確保されているため、周辺装置３がわざわ
ざＣＰＵ１に許可を受ける必要もない。
【００１８】図４は本発明の実施例２である。実施例１
と異なるところはデータ・メモリ２がＣＰＵ４１と種辺
装置４３と独立にアクセスできることである。
と異なるところはデータ・メモリ２がＣＰＵ４１と種辺
装置４３と独立にアクセスできることである。
【００１９】
【発明の効果】周辺装置がメモリをアクセスするときに
ＣＰＵの処理を待つ事無く周辺動作させる事ができる。
ＣＰＵの処理を待つ事無く周辺動作させる事ができる。
【図１】本発明の一実施例図である。
【図２】従来例回路図である。
【図３】従来回路のタイミング・チャートである。
【図４】本発明の第二の実施例図である。
【図５】本発明のタイミング・チャートである。
【図６】本発明の実施例図である。
Claims (4)
- 【請求項１】 中央処理装置と命令メモリとデータ・
メモリと周辺回路を有するコンピュータ装置に於いて、
該中央処理装置に該命令メモリに接続されている命令バ
スと第一のデータ・バスが接続され、該データ・メモリ
は第一のデータ・バスおよび第二のデータ・バスが接続
され、第二のデータ・バスは該周辺回路に接続され、該
周辺回路と該データ・メモリ間のデータ転送は該中央処
理装置の命令サイクル中で該データ・メモリを該中央処
理装置がアクセスしていない期間に第二のデータ・バス
を介して行う事を特徴とするコンピュータ装置。 - 【請求項２】 前記該中央処理装置の命令サイクル中
の該データ・メモリを該中央処理装置がアクセスしてい
ない期間とは命令サイクル中に専用に設けられた期間で
ある事を特徴とする請求項１記載のコンピュータ装置。 - 【請求項３】 前記中央処理装置の命令サイクル中の
該データ・メモリを該中央処理装置がアクセスしていな
い期間とはデータ・メモリをアクセスしない命令の期間
であることを特徴とする請求項１記載のコンピュータ装
置。 - 【請求項４】 前記中央処理装置がデータ・メモリを
アクセスしている期間に該中央処理装置がアクセスして
いない領域は該周辺装置がアクセスする事が可能である
ことを特徴とする請求項１記載のコンピュータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3111362A JPH04338859A (ja) | 1991-05-16 | 1991-05-16 | コンピュータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3111362A JPH04338859A (ja) | 1991-05-16 | 1991-05-16 | コンピュータ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04338859A true JPH04338859A (ja) | 1992-11-26 |
Family
ID=14559274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3111362A Pending JPH04338859A (ja) | 1991-05-16 | 1991-05-16 | コンピュータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04338859A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004073252A1 (ja) * | 2003-02-14 | 2004-08-26 | Sony Corporation | 認証処理装置及びセキュリティ処理方法 |
-
1991
- 1991-05-16 JP JP3111362A patent/JPH04338859A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004073252A1 (ja) * | 2003-02-14 | 2004-08-26 | Sony Corporation | 認証処理装置及びセキュリティ処理方法 |
| US7739506B2 (en) | 2003-02-14 | 2010-06-15 | Sony Corporation | Authentication processing device and security processing method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000208 |