JPH0328736U - - Google Patents

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JPH0328736U
JPH0328736U JP8931689U JP8931689U JPH0328736U JP H0328736 U JPH0328736 U JP H0328736U JP 8931689 U JP8931689 U JP 8931689U JP 8931689 U JP8931689 U JP 8931689U JP H0328736 U JPH0328736 U JP H0328736U
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supply wiring
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JP8931689U
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  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

【図面の簡単な説明】
第１図は本考案の第１の実施例を示すレイアウ
ト図、第２図はＩ／Ｏバツフア配置状態の説明を
するための平面模式図、第３図は第２の実施例を
示すレイアウト図、第４図は従来例を示すレイア
ウト図である。 １０……半導体チツプ、１１−１〜１１−８…
…分割可能領域、１２，１２−１，１２−２，…
，……Ｉ／Ｏバツフア領域、１３……Ｉ／Ｏバツ
フアのボンデイングパツド、１４……内部ゲート
領域、２１−１〜２１−４……コーナー部の分割
可能領域。

Claims (1)

    【実用新案登録請求の範囲】
  1. 半導体チツプの周辺に多数の入出力バツフア領
    域を配設し、これらに共通に高電位側電源配線及
    び低電位側電源配線を配設したゲートアレイ型半
    導体集積回路装置において、前記低電位側電源配
    線には、その箇所にコンタクト又はスルーホール
    を設けていない分割可能領域が複数個設けられそ
    のうち少なくとも１つでは配線層が除去されて前
    記低電位側電源配線が分割されていることを特徴
    とするゲートアレイ型半導体集積回路装置。
JP8931689U 1989-07-28 1989-07-28 Pending JPH0328736U (ja)

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JPH0328736U true JPH0328736U (ja) 1991-03-22

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