JPH0330434A - 電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、ディジタル通信等において低歪特性が要求さ
れるマイクロ波電力用電界効果トランジスタの構造に関
する。

（従来の技術） マイクロ波通信システムの高性能化を図るうえで砒化ガ
リウム（以下、ＧａＡｓと略称）を用いた電界効果トラ
ンジスタ（以下、ＦＥＴと略称）は、電力用増幅素子と
して不可欠の存在となっている。

さらに、近年の衛星通信の進展や、ディジタル通信方式
への移行に伴って、高利得で線形性に秀れた素子の要求
が強くなっている０例えば狭帯域の電力増幅量では、第
３次相互変調歪（工に、）を小さくすることが重要であ
り、この要求に沿った電力用素子の実現が必要である。

従来、低歪特性を実現するＧａＡａＦＢＴとして第３図
に示すものがある。これは、半絶縁性半導体基板１０１
上にＮ型動作層（以下動作層と略称）１０２、低電子濃
度層１０３を形成し、ソース１０４Ｓ、ドレイン１０４
０、ゲート１０４Ｇの各電極を形成したものである。

通常、動作層１０２の電子濃度は１〜２　Ｘ　１０”ａ
ｍ−”であり、低電子濃度層１０３は前記動作層１０２
の電子濃度よりも低く設計され、３〜５　Ｘ　１０”ｃ
−′″３である。低電子濃度層１０３の厚さは、０．１
〜０．２μｍであり、ショットキー電極のビルトインポ
テンシャルでほぼ空乏化する。従って、ゲートソース間
の容量（以下、Ｃｇｓと略称）はゲート電圧零で小さな
値を示し、ゲート電圧の負の変化に対してＣｇｓの変化
量が小さくなる。これは大信号動作におけるＦＥＴの入
力インピーダンスの変化が小さいことを意味しており、
電力特性における線形性が良い。

即ち、低歪特性が実現できることを示している。

しかし、図より明らかなように低電子濃度層（高比抵抗
Ｍ）がソース、ドレイン電極下にあるため、オーム性電
極の接触抵抗が高く、さらにチャネル抵抗も高くなるた
めに良好な性能（高利得化）は期待できない、これを改
良した従来例を第４図に示す。この第４図に示す構造の
要部は、低電子濃度層１０３上に１０”ｃｍ−”程度の
高電子濃度層１０５を導入している。これによりソース
電極１０４３、ドレイン電極１０４０のオーム性電極の
接触抵抗は改良されてもチャネル抵抗の減少は十分なも
のとは言えない。

（発明が解決しようとする課題） 上記従来例では、ゲート電極直下に低電子濃度層を導入
するために、半導体基板を（高電子濃度層／）低電子濃
度層／動作層／半絶縁性半導体構造としている。しかし
、この構造ではチャネル抵抗などの寄生素子抵抗が増大
し、ＦＥＴの性能向上が期待できない。

本発明は上記従来の欠点を除去するために為されたもの
で、低歪特性を実現でき、寄生素子抵抗を小さくした高
性能な電界効果トランジスタを提供することを目的とす
る。

〔発明の構成〕

（課題を解決するための手段） 本発明にかかる電界効果トランジスタは、半絶縁性半導
体基板のＮ型動作層上にソース電極、ドレイン電極、お
よびゲート電極を備え、前記ゲート電極の直下の前記Ｎ
型動作層に、この動作層の層厚よりも薄く、かつ低電子
濃度の半導体層が埋め込まれた半絶縁性半導体基板を具
備したことを特徴とする。

（作　用） 本発明によるＦＥＴでは、抵抗（比抵抗）の高い半導体
層がゲート１ｔｔｉｉ直下の領域に限定されており、か
つ、ショットキ電極のビルトインポテンシャルでほとん
ど空乏化していることによりチャネル抵抗を含む寄生素
子抵抗の増大を防止する。

（実施例） 以下、本発明の一実施例としてＧａＡａＦＥＴを例示し
、第１図および第２図を参照して詳述する。

第１図は一実施例のＧａＡａＦＥＴの要部の断面図、第
２図（ａ）〜（６）は一実施例のＧａＡｓＦＥＴの製造
を工程順に示すいずれも断面図である。

第１図において、ｌＯｌはＧａＡｓ半絶縁性半導体基板
、１１は動作層、２１は前記動作層１１の上面のゲート
電極形成予定域のゲート電極形成予定域における動作層
薄層部の上層に形成された低電子濃度層、１４Ｓはソー
ス電極、１４０はドレイン電極、１４Ｇは前記低電子濃
度層（Ｂｅイオン注入層）２１上に形成されたゲート電
極である。

第２図（ａ）にＧａＡｓ半絶縁性半導体基板１０１上に
動作層１１を形成した半導体基板を示す、その動作層の
電子濃度はｌ　Ｘ　１０”ｃｍ−’、また、その層厚は
０．３３μ飄である。

次に、第２図（ｂ）示すように、前記半導体基板上に化
学気相沈積法（以下ＣＶＤ法と略称）によりＳｕｎ、膜
１２を層厚４０００人に被覆し、フォトレジスト（ＡＺ
１３５０　：商品名、シブレイ社製）１３を被着する。

次に、第２図（ｃ）に示す如く、前記半導体基板にゲー
トパターン１５形成のためのマスク露光、現像を行い、
Ｓｉｎ、ｌ１１１２を希釈ＨＦ液によりエツチング除去
する。

前記パターン開口部１５のＧａＡｓ半導体を５００人は
ど８３ＰＯ，系エッチャントによりエツチングした後、
Ｂａのイオン注入１６を施し、イオン注入層（低電子濃
度層）２１を形成する（第２図（ｄ））。

なお、前記イオン注入条件は、加速エネルギー４０Ｋａ
Ｖ、ドーズ量４　Ｘ　１０”ｃｍ”である。次に、ゲー
ト電極金属Ａｕ／　Ｍｏ／　ＷＮ　（３０００人／３０
０人／　１０００人）を順次スパッタにより蒸着し、リ
フトオフによりゲート電極１４Ｇを形成する（第２図（
ｅ））。

前記半導体基板をＡｓ圧雰囲気の下で８００℃、２０分
のアニールを行い、注入イオンを活性化する。

ここでイオン注入層２１の電子濃度は約３ＸＩＯ”ｃｍ
、””であり、厚さは約０．２μ量であった。次いでフ
ォトレジストを使用したりフトオフにより、ソースミ極
１４Ｓ、ドレイン電極１４０を形成してＦＥＴが完成す
る（第２図（ｆ））。

なお、電極金属はＡｕ／ＡｕＧｅ　（５０００人／８０
０人）を使用し、４５０℃、５分で合金化処理を行った
。

上記実施例ではソース、ドレインｆｆ１ｔｉ下に高電子
濃度層（オーミックコンタクト）を使用していないが、
接触抵抗低減のために導入しても良いことは勿論である
。

本発明によるＦＥＴと従来構造（第３図）によるＦＥＴ
との特性を比較した結果を次の第１表に示す、なお、Ｆ
ＥＴはゲート長１．０μｍ、全ゲート幅１■であり、従
来ＦＨＴの動作層、低電子濃度層の条件（電子濃度、厚
さ）は本発明実施例と同じになるようにした。

（以下余白） 第１表 本発明によるＦＥＴの寄生素子抵抗（ソース抵抗−Ｒｓ
−）は従来例に比べて、約２０％減少している。

この効果により線形電力利得は、従来例に比べて０．５
ｄＢの向上がみられ、第３次高調波歪（ＩＭ３）及び飽
和電力（Ｐｓａｔ）ついては同程度の値を示した。

〔発明の効果〕

以上述べたように本発明によれば、歪特性を改善する目
的で導入する低電子濃度層（高比抵抗層）をゲート電極
直下の領域に限定することにより、従来例に比べてＦＥ
Ｔの寄生素子抵抗を減少することができ、高性能なＦＥ
Ｔを実現することができる。

【図面の簡単な説明】

第１図は本発明の一実施例のＧａＡｓＦＥＴの要部の断
面図、第２図（ａ）　〜（ｅ）は一実施例のＧａ１ｓＦ
ＥＴの製造を工程順に示すいずれも断面図、第３図は従
来例のＧａＡｓＦＥＴの要部の断面図、第４図は別の従
来例のＧａＡｓＦＥＴの要部の断面図である。 １１・・・Ｎ型動作層、 ２１・・・低電子濃度層（イオン注入層）、１４Ｓ・・
・ソース電極、１４Ｄ・・・ドレイン電極、１４Ｇ・・
・ゲート’１ｔＩｌｉ１゜ ２１’、　　（ｆン沫〉Ｊ豐 第　　１　悶

Claims (1)

【特許請求の範囲】
1. 半絶縁性半導体基板のＮ型動作層上にソース電極、ドレ
   イン電極、およびゲート電極を備え、前記ゲート電極の
   直下の前記Ｎ型動作層に、この動作層の層厚よりも薄く
   、かつ低電子濃度の半導体層が埋め込まれた半絶縁性半
   導体基板を具備したことを特徴とする電界効果トランジ
   スタ。