JPS6030178A - 電界効果トランジスタ装置の製造方法 - Google Patents
電界効果トランジスタ装置の製造方法Info
- Publication number
- JPS6030178A JPS6030178A JP58137997A JP13799783A JPS6030178A JP S6030178 A JPS6030178 A JP S6030178A JP 58137997 A JP58137997 A JP 58137997A JP 13799783 A JP13799783 A JP 13799783A JP S6030178 A JPS6030178 A JP S6030178A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- semiconductor layer
- field effect
- effect transistor
- metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はショットキ障壁ゲートを有する電界効果トラン
ジスタ装置の製造方法に係シ、特にソース抵抗を低減し
たトランジスタ構造を形成する、電界効果トランジスタ
装置の製造方法に関する。
ジスタ装置の製造方法に係シ、特にソース抵抗を低減し
たトランジスタ構造を形成する、電界効果トランジスタ
装置の製造方法に関する。
電界効果トランジスタ（ＦＥＴと略称する）、特にショ
ットキ障壁ゲートを有するガリウム砒素（ＧａＡｓ ）
電界効果トランジスタ（ＧａＡｓ ＭＦｉＳＦＢＴ ）
やガリウム・アルミニウム砒素（ＧａＡｌＡｓ ）−ガ
リウム砒素（ＧａＡｓ ）へテロ接合電界効果トランジ
スタは超高周波あるいは超高速素子として優れた特性を
有し、特に、（ＧａＡｓ ＭＢＳＦＥＴ ）はマイクロ
波通信装置における重要なデバイスとしてすでに多用さ
れている。まだ、近年、ＧａＡｓ ＦＥＴを用いた集積
回路が超高速ＩＣ，マイクロ波モノリシ、りＩＣとして
期待され活発に開発が進められている。これらの超高速
あるいは超高周波デバイスの高性能化に際しては、その
構成要素であるＭＥＳＦＥＴの高速化、高周波化が最も
重要な課題である。このだめにはＭＥＳＦＢＴの相互コ
ンダクタンスの増大、ゲート・ソース間容量の低減とソ
ース抵抗の低減が必須の要件となる。≠＝箕抵佳奈本第
１図はＧａＡｓ ＭＥＳＦＦｉＴの従来例であり、図に
おいて、半絶縁性ＧａＡｓ基板１にｎ形半導体層２、ソ
ース及びドレイン領域ｎ＋層３及び４が形成され、半導
体層２の表面にショットキ障壁ゲート５が形成されてい
る。６及び７はソース及びドレイン電極である。ソース
及びドレイン領域への高濃度不純物層の形成はイオン注
入による方法が試みられている。しかしながら、イオン
注入後のアニール工程で半導体能動層の変化、ゲートの
ショット障壁特性の変化降を生じ、ゲートの形成法にも
問題が多い。また、エピタキシャル層の成長による方法
もあるが製作プロセスを複雑にするとともに、エピタキ
シャル層成長による価格上昇をもたらす。
ットキ障壁ゲートを有するガリウム砒素（ＧａＡｓ ）
電界効果トランジスタ（ＧａＡｓ ＭＦｉＳＦＢＴ ）
やガリウム・アルミニウム砒素（ＧａＡｌＡｓ ）−ガ
リウム砒素（ＧａＡｓ ）へテロ接合電界効果トランジ
スタは超高周波あるいは超高速素子として優れた特性を
有し、特に、（ＧａＡｓ ＭＢＳＦＥＴ ）はマイクロ
波通信装置における重要なデバイスとしてすでに多用さ
れている。まだ、近年、ＧａＡｓ ＦＥＴを用いた集積
回路が超高速ＩＣ，マイクロ波モノリシ、りＩＣとして
期待され活発に開発が進められている。これらの超高速
あるいは超高周波デバイスの高性能化に際しては、その
構成要素であるＭＥＳＦＥＴの高速化、高周波化が最も
重要な課題である。このだめにはＭＥＳＦＢＴの相互コ
ンダクタンスの増大、ゲート・ソース間容量の低減とソ
ース抵抗の低減が必須の要件となる。≠＝箕抵佳奈本第
１図はＧａＡｓ ＭＥＳＦＦｉＴの従来例であり、図に
おいて、半絶縁性ＧａＡｓ基板１にｎ形半導体層２、ソ
ース及びドレイン領域ｎ＋層３及び４が形成され、半導
体層２の表面にショットキ障壁ゲート５が形成されてい
る。６及び７はソース及びドレイン電極である。ソース
及びドレイン領域への高濃度不純物層の形成はイオン注
入による方法が試みられている。しかしながら、イオン
注入後のアニール工程で半導体能動層の変化、ゲートの
ショット障壁特性の変化降を生じ、ゲートの形成法にも
問題が多い。また、エピタキシャル層の成長による方法
もあるが製作プロセスを複雑にするとともに、エピタキ
シャル層成長による価格上昇をもたらす。
一方、電極間距離を短くする方法は表面に形成されたソ
ース電極の拡がり抵抗が大きく、ソース抵抗の低減には
限界がある。
ース電極の拡がり抵抗が大きく、ソース抵抗の低減には
限界がある。
本発明の目的は前記欠点を除去せしめ、ソース抵抗を低
減させる電界効果トランジスタ装置の製造方法を提供す
ることにある。
減させる電界効果トランジスタ装置の製造方法を提供す
ることにある。
本発明によれば、半導体層の表面に金属ゲート電極を形
成する工程、該金属ゲート電極及び半導体表面を第一の
物質膜で被う工程、該第−の物質膜を異方性ドライエツ
チング法により前記金属ゲート電極の側壁部のみを残し
て除去する工程、第一の物質膜を側壁部に残しだ金属ゲ
ート電極をマスクにして、半導体層の厚さの一部あるい
は全部を異方性エツチング法により除去する工程、除去
されずに残ったゲート電極下半導体層のメサ部側面を含
む全面にオーム性電極形成用金属を被着する工程、溶液
状物質を塗布して他の領域に比ベゲート部を被う皮膜を
薄く形成する工程、ゲート電極下半導体層のメサ部側面
を含むソース及びドレイン電極部の前記オーム性電極形
成金属を残して、ゲート電極部を被う前記皮膜及び前記
オーム性電極形成用金属を除去する工程、及び、熱処理
を行いオーム性ソース及びドレイン電極を形成する工程
、を含むことを特徴とする電界効果トランジスタの製造
方法が得られる。
成する工程、該金属ゲート電極及び半導体表面を第一の
物質膜で被う工程、該第−の物質膜を異方性ドライエツ
チング法により前記金属ゲート電極の側壁部のみを残し
て除去する工程、第一の物質膜を側壁部に残しだ金属ゲ
ート電極をマスクにして、半導体層の厚さの一部あるい
は全部を異方性エツチング法により除去する工程、除去
されずに残ったゲート電極下半導体層のメサ部側面を含
む全面にオーム性電極形成用金属を被着する工程、溶液
状物質を塗布して他の領域に比ベゲート部を被う皮膜を
薄く形成する工程、ゲート電極下半導体層のメサ部側面
を含むソース及びドレイン電極部の前記オーム性電極形
成金属を残して、ゲート電極部を被う前記皮膜及び前記
オーム性電極形成用金属を除去する工程、及び、熱処理
を行いオーム性ソース及びドレイン電極を形成する工程
、を含むことを特徴とする電界効果トランジスタの製造
方法が得られる。
本発明においては自己整合法により電極間距離を短く形
成されるとともに、ソース及びドレイン電極が半導体層
のメサ側面に自己整合法により形成されるために拡がシ
抵抗が小さくなるためソース抵抗の低減に著しい効果が
ある。また、微細部分をマスクの目合せを利用しない自
己整合法を用いて、製作プロセス工程を簡単化できると
いう特徴がある。本発明はゲート表が１ミクロン程度以
下の高性能化をめられる集積回路等の電界効果トランジ
スタ装置の製作においてその効果は著しい。
成されるとともに、ソース及びドレイン電極が半導体層
のメサ側面に自己整合法により形成されるために拡がシ
抵抗が小さくなるためソース抵抗の低減に著しい効果が
ある。また、微細部分をマスクの目合せを利用しない自
己整合法を用いて、製作プロセス工程を簡単化できると
いう特徴がある。本発明はゲート表が１ミクロン程度以
下の高性能化をめられる集積回路等の電界効果トランジ
スタ装置の製作においてその効果は著しい。
以下本発明の詳細を図面を用いて説明する。
第１図は本発明の実施例であるマイクロ波ＧａＡｓＭＥ
ＳＦＢＴの製造方法を説明するだめの工程図である。同
図（ａ）において、半絶縁性ガリウム砒素基板ｌにシリ
コン・イオンを注入し熱処理することによシピーク・キ
ャリア濃庶２．５ Ｘ Ｉ Ｑ” ｅｒａ−３の１１形
半導体層２を形成し、該半導体層２０表面に１ミクロン
長のアルミニウム・ショットキー障壁ゲート電極５を形
成する。次に、同図（ｂ）に示すごとく、厚さ３０００
オングストロームのシリコン酸化膜（５ｉ０２ ） ８
で全面を被い、しかる後、同図（ｃ）に示すごとく、異
方性ドライエツチングにょショットキー障壁ゲート電極
の５ｉ０２側壁部８′を残して除去する。次に、同図（
ｄ）に示すごとく、側壁部８′を残したシヨｙ ｌ・キ
ー障壁ゲート電極をマスクとして、半導体層２を異方性
ドライエツチングによシ除去し、ゲート部半導体層２′
のみを除す。次に、同図（ｅ）において、ゲート電極下
の半導体層２のメサ部側面を含む全面に真空中で金・ゲ
ルマニウム合金及びニッケル膜９を全面に被着する。次
にフォトレジストをスピン・コーティングによす塗布し
て他の領域に比ベゲート部を薄く被い、同図（ｒ）に示
すごとく、レジスト膜１０を形成する。次に、同図（ｇ
）に示すごとくドライエツチングによシレジス）・膜１
０及び金・ゲルマニウム合金及びニッケル膜９を薄化し
、ゲート電極５及び５ｉ０２側壁部８′の頭出しを行う
。次に、同図（ｈ）に示すごとく、レジスト膜１０の残
シを除去後、４２０°Ｃで金・ゲルマニウム合金及びニ
ッケル膜９とＧ ａ Ａｓ との合金化を行い、ソース
及びドレイン電極を半導体層２のメサ部に形成すれば、
ゲート側壁部を絶縁膜によシ形成して自己整合的に半導
体層メサ部にソース及びドレイン電極を形成した電界効
果）・ランジスタ装置が得られる。本実施例によれば自
己整合法によシ特にソース及びドレインとゲート電極間
距離を０３ミクロン程度と短く形成され、かつソース及
びドレイン電極がゲート電極下半導体能動層のメサ側面
に自己整合法により形成されるためにＦＥＴの拡がり抵
抗が小さいことを特徴とする電界効果トランジスタ装置
の製造方法が得られる。
ＳＦＢＴの製造方法を説明するだめの工程図である。同
図（ａ）において、半絶縁性ガリウム砒素基板ｌにシリ
コン・イオンを注入し熱処理することによシピーク・キ
ャリア濃庶２．５ Ｘ Ｉ Ｑ” ｅｒａ−３の１１形
半導体層２を形成し、該半導体層２０表面に１ミクロン
長のアルミニウム・ショットキー障壁ゲート電極５を形
成する。次に、同図（ｂ）に示すごとく、厚さ３０００
オングストロームのシリコン酸化膜（５ｉ０２ ） ８
で全面を被い、しかる後、同図（ｃ）に示すごとく、異
方性ドライエツチングにょショットキー障壁ゲート電極
の５ｉ０２側壁部８′を残して除去する。次に、同図（
ｄ）に示すごとく、側壁部８′を残したシヨｙ ｌ・キ
ー障壁ゲート電極をマスクとして、半導体層２を異方性
ドライエツチングによシ除去し、ゲート部半導体層２′
のみを除す。次に、同図（ｅ）において、ゲート電極下
の半導体層２のメサ部側面を含む全面に真空中で金・ゲ
ルマニウム合金及びニッケル膜９を全面に被着する。次
にフォトレジストをスピン・コーティングによす塗布し
て他の領域に比ベゲート部を薄く被い、同図（ｒ）に示
すごとく、レジスト膜１０を形成する。次に、同図（ｇ
）に示すごとくドライエツチングによシレジス）・膜１
０及び金・ゲルマニウム合金及びニッケル膜９を薄化し
、ゲート電極５及び５ｉ０２側壁部８′の頭出しを行う
。次に、同図（ｈ）に示すごとく、レジスト膜１０の残
シを除去後、４２０°Ｃで金・ゲルマニウム合金及びニ
ッケル膜９とＧ ａ Ａｓ との合金化を行い、ソース
及びドレイン電極を半導体層２のメサ部に形成すれば、
ゲート側壁部を絶縁膜によシ形成して自己整合的に半導
体層メサ部にソース及びドレイン電極を形成した電界効
果）・ランジスタ装置が得られる。本実施例によれば自
己整合法によシ特にソース及びドレインとゲート電極間
距離を０３ミクロン程度と短く形成され、かつソース及
びドレイン電極がゲート電極下半導体能動層のメサ側面
に自己整合法により形成されるためにＦＥＴの拡がり抵
抗が小さいことを特徴とする電界効果トランジスタ装置
の製造方法が得られる。
本発明の製造方法においては、ゲート側壁を残してゲー
ト・ソース間隔を０．５ミクロン以下に′電極間の短絡
を生じることなく安定に形成でき、かつ、能導層のメサ
部にゲート及びソース電極が形成されるためソースの拡
がシ抵抗が小さくなるだめソース抵抗が著しい低減でき
るという特徴がある。
ト・ソース間隔を０．５ミクロン以下に′電極間の短絡
を生じることなく安定に形成でき、かつ、能導層のメサ
部にゲート及びソース電極が形成されるためソースの拡
がシ抵抗が小さくなるだめソース抵抗が著しい低減でき
るという特徴がある。
以上の実施例では、レジスト膜７の形成をスピン・コー
ティングにより塗布したが、レジスト膜７をよシ平坦化
するために、塗布後、さらに電気炉で加熱する方法を取
ることができる。
ティングにより塗布したが、レジスト膜７をよシ平坦化
するために、塗布後、さらに電気炉で加熱する方法を取
ることができる。
トランジスタの素材についてはＧａＡｓに限らず、また
、ゲート金属についてもアルミニウムに限らないことは
言うまでもない。また、ゲート電極の側壁部に残す材料
についてもシリコン酸化膜に限らずシリコン窒化膜等で
あってもよいことは言うまでもない。
、ゲート金属についてもアルミニウムに限らないことは
言うまでもない。また、ゲート電極の側壁部に残す材料
についてもシリコン酸化膜に限らずシリコン窒化膜等で
あってもよいことは言うまでもない。
の製造方法を説明するための図である。図において１は
半絶縁性ＧａＡ ｓ基板、５はショットキー障壁ゲート
電極、８はシリコン酸化膜、８′はゲート側壁部に残さ
れたシリコン酸化膜、９は金・ゲルマニウム合金及びニ
ッケル膜、１０はレジスト膜である。 □。 、・ノ オ １ 図 オ ２ 図 第２図
半絶縁性ＧａＡ ｓ基板、５はショットキー障壁ゲート
電極、８はシリコン酸化膜、８′はゲート側壁部に残さ
れたシリコン酸化膜、９は金・ゲルマニウム合金及びニ
ッケル膜、１０はレジスト膜である。 □。 、・ノ オ １ 図 オ ２ 図 第２図
Claims (1)
- 半導体層の表面に金属ゲート電極を形成する工程、該金
属ゲート電極及び半導体表面を第一の物を残して除去す
る工程、第一の物質膜を側壁部に残した金属ゲート電極
をマスクにして、半導体層の厚さの一部あるいは全部を
異方性エツチング法により除去する工程、除去されずに
残ったゲート電極下半導体層のメサ部側面を含む全面に
オーム性電極形成用金属を被着する工程、溶液状物質を
塗布して他の領域に比ベゲート部を被う皮膜を薄く形成
する工程、ゲート電極下半導体層のメサ部側面を含むソ
ース及びドレイン電極部の前記オーム性電極形成金属を
残して、ゲート電極部を被う前記皮膜及び前記オーム性
電極形成用金属を除去する工程及び、熱処理を行いオー
ム性ソース及びドレイン電極を形成する工程、を含むこ
とを特徴とする電界効果トランジスタ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58137997A JPS6030178A (ja) | 1983-07-28 | 1983-07-28 | 電界効果トランジスタ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58137997A JPS6030178A (ja) | 1983-07-28 | 1983-07-28 | 電界効果トランジスタ装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6030178A true JPS6030178A (ja) | 1985-02-15 |
Family
ID=15211647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58137997A Pending JPS6030178A (ja) | 1983-07-28 | 1983-07-28 | 電界効果トランジスタ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6030178A (ja) |
-
1983
- 1983-07-28 JP JP58137997A patent/JPS6030178A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5950567A (ja) | 電界効果トランジスタの製造方法 | |
| JPH05326563A (ja) | 半導体装置 | |
| JP2522159B2 (ja) | 半導体集積回路の製造方法 | |
| JPS6030178A (ja) | 電界効果トランジスタ装置の製造方法 | |
| US5382821A (en) | High power field effect transistor | |
| JPS60144980A (ja) | 半導体装置 | |
| JPH0249012B2 (ja) | ||
| JPH0472384B2 (ja) | ||
| JPH01274477A (ja) | 半導体装置の製造方法 | |
| JPS6142963A (ja) | 半導体装置の製造方法 | |
| JPH0737905A (ja) | 半導体装置の製造方法 | |
| JPS59195874A (ja) | 電界効果トランジスタの製造方法 | |
| JP3153560B2 (ja) | 半導体装置の製造方法 | |
| JPS62115782A (ja) | 半導体装置の製造方法 | |
| JPS58145161A (ja) | 半導体装置の製造方法 | |
| JPH028454B2 (ja) | ||
| JPH05136172A (ja) | ＧａＡｓ電界効果トランジスタの製造方法 | |
| JPH01161873A (ja) | 半導体装置の製造方法 | |
| JPS6070772A (ja) | 電界効果トランジスタの製造方法 | |
| JPH02135743A (ja) | 電界効果トランジスタの製造方法 | |
| JPH0523496B2 (ja) | ||
| JPS6260269A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6347982A (ja) | 半導体装置 | |
| JPS6086871A (ja) | 電界効果トランジスタの製造方法 | |
| JPH0439773B2 (ja) |