JPH0330955B2 - - Google Patents
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- Publication number
- JPH0330955B2 JPH0330955B2 JP60047732A JP4773285A JPH0330955B2 JP H0330955 B2 JPH0330955 B2 JP H0330955B2 JP 60047732 A JP60047732 A JP 60047732A JP 4773285 A JP4773285 A JP 4773285A JP H0330955 B2 JPH0330955 B2 JP H0330955B2
- Authority
- JP
- Japan
- Prior art keywords
- address information
- circuit
- preamplifier
- information
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はダイナミツクRAM（ランダム・アク
セス・メモリ）中のアドレス・バツフアー回路に
関し、特に外部アドレス情報と内部アドレス情報
のうち、何れか一方のアドレス情報を選び出す機
能を有するアドレス・バツフアー回路に関するも
のである。
セス・メモリ）中のアドレス・バツフアー回路に
関し、特に外部アドレス情報と内部アドレス情報
のうち、何れか一方のアドレス情報を選び出す機
能を有するアドレス・バツフアー回路に関するも
のである。
一般にダイナミツクRAMは、周知の通り電源
投入状態においても、ある時間経つと書き込んだ
データが消えてしまうため、定期的にリフレツシ
ユし、メモリセルに再書き込みする必要がある。
そこで外部よりリフレツシユ・コントロールする
ことが必要となる。この点でスタテイツクRAM
と比べタイミング・コントロールが複雑となつて
しまう。
投入状態においても、ある時間経つと書き込んだ
データが消えてしまうため、定期的にリフレツシ
ユし、メモリセルに再書き込みする必要がある。
そこで外部よりリフレツシユ・コントロールする
ことが必要となる。この点でスタテイツクRAM
と比べタイミング・コントロールが複雑となつて
しまう。
そこで、近来はその煩雑さを避けるためメモリ
回路内にリフレツシユ・アドレス・カウンタを内
蔵させ、リフレツシユ情報を受けるとると、次々
にアドレスを選択してリフレツシユを完了させる
機能や、さらにリフレツシユ・タイマも内蔵させ
ることにより、ある一定の時間に１回の割り合い
で自動的にリフレツシユを繰り返す機能を設ける
方法がとられている。すなわち、今までは外部よ
り行つていたリフレツシユ・コントロールをメモ
リ回路内部で行うことにより、外部のタイミン
グ・コントロールが簡単化され、スタテイツク
RAMに近い形態で使用できる様になつた。
回路内にリフレツシユ・アドレス・カウンタを内
蔵させ、リフレツシユ情報を受けるとると、次々
にアドレスを選択してリフレツシユを完了させる
機能や、さらにリフレツシユ・タイマも内蔵させ
ることにより、ある一定の時間に１回の割り合い
で自動的にリフレツシユを繰り返す機能を設ける
方法がとられている。すなわち、今までは外部よ
り行つていたリフレツシユ・コントロールをメモ
リ回路内部で行うことにより、外部のタイミン
グ・コントロールが簡単化され、スタテイツク
RAMに近い形態で使用できる様になつた。
この方法においては、内部にリフレツシユ・カ
ウンタを備える必要があり、従つて外部からのア
ドレス情報（行及び列アドレス情報）とは別に、
内部から発生されたリフレツシユ・アドレス情報
をアドレスバツフアを通してとり込む必要があ
る。
ウンタを備える必要があり、従つて外部からのア
ドレス情報（行及び列アドレス情報）とは別に、
内部から発生されたリフレツシユ・アドレス情報
をアドレスバツフアを通してとり込む必要があ
る。
従来この種のメモリ回路におけるアドレス・バ
ツフアー回路は、第３図に示す様に、外部アドレ
ス情報を増幅するためのプリアンプ１０およびメ
インアンプ１１、内部アドレス情報を増幅するた
めのプリアンプ１２およびメインアンプ１３、そ
してメインアンプ１１，１３からの出力を選択す
る信号選択回路１４で構成されており、外部アド
レス情報と内部アドレス情報を各々のプリアンプ
部１０，１２に入力させ、更にメインアンプ１
１，１３で増幅して、このうちのいずれか一方を
選択回路１４により選択して出力させるという方
法をとつていた。
ツフアー回路は、第３図に示す様に、外部アドレ
ス情報を増幅するためのプリアンプ１０およびメ
インアンプ１１、内部アドレス情報を増幅するた
めのプリアンプ１２およびメインアンプ１３、そ
してメインアンプ１１，１３からの出力を選択す
る信号選択回路１４で構成されており、外部アド
レス情報と内部アドレス情報を各々のプリアンプ
部１０，１２に入力させ、更にメインアンプ１
１，１３で増幅して、このうちのいずれか一方を
選択回路１４により選択して出力させるという方
法をとつていた。
上述した従来のアドレス・バツフアー回路で
は、外部アドレス情報用の増幅回路（１０，１
１）と内部アドレス用の増幅回路（１２，１３）
を組み合わせた構成のため、実質２組の増幅回路
（１０，１１）と（１２，１３）が存在すること
となり、半導体チツプ上で大面積を要していると
いう欠点がある。
は、外部アドレス情報用の増幅回路（１０，１
１）と内部アドレス用の増幅回路（１２，１３）
を組み合わせた構成のため、実質２組の増幅回路
（１０，１１）と（１２，１３）が存在すること
となり、半導体チツプ上で大面積を要していると
いう欠点がある。
本発明によるアドレス・バツフアー回路は、半
導体チツプ上で占める面積を小さくするために、
外部から入力されるアドレス情報（行アドレス及
び列アドレス情報）を受けてこれを増幅するプリ
アンプと、回路内部で発生されるアドレス情報
（リフレツシユ・アドレス・カウント情報）を受
けてこれを増幅するプリアンプと、前記２個のプ
リアンプの出力を受けて何れか一方のアドレス情
報を選択する信号選択回路と、その選択された情
報を増幅して出力するメイン・アンプから構成さ
れることを特徴としている。
導体チツプ上で占める面積を小さくするために、
外部から入力されるアドレス情報（行アドレス及
び列アドレス情報）を受けてこれを増幅するプリ
アンプと、回路内部で発生されるアドレス情報
（リフレツシユ・アドレス・カウント情報）を受
けてこれを増幅するプリアンプと、前記２個のプ
リアンプの出力を受けて何れか一方のアドレス情
報を選択する信号選択回路と、その選択された情
報を増幅して出力するメイン・アンプから構成さ
れることを特徴としている。
次に、本発明について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示すブロツク図で
ある。このアドレス・バツフアー回路は、外部ア
ドレス情報プリアンプ１と、内部アドレス情報プ
リアンプ２と、信号選択回路３と、メイン・アン
プ４とにより構成されている。外部アドレス情報
と内部アドレス情報はまず各々のプリアンプ１，
２で増幅されてO1，O2が得られる。その出力情
報O1，O2は信号選択回路３に入力される。この
選択回路３は制御信号S1，S2に応答して出力O1，
O2を一方を選択し、出力O3として選択情報を出
力する。これは、メインアンプ４へ入力される。
メインアンプ４を介した情報は、所要のアドレス
情報として出力される。すなわち、本アドレスバ
ツフアー回路より出力されたことになる。信号選
択回路３は例えば２つの制御信号Ｓ１とＳ２を備
えており、Ｓ１により外部アドレス情報を、Ｓ２
により内部アドレス情報をそれぞれ選択して出力
される。
ある。このアドレス・バツフアー回路は、外部ア
ドレス情報プリアンプ１と、内部アドレス情報プ
リアンプ２と、信号選択回路３と、メイン・アン
プ４とにより構成されている。外部アドレス情報
と内部アドレス情報はまず各々のプリアンプ１，
２で増幅されてO1，O2が得られる。その出力情
報O1，O2は信号選択回路３に入力される。この
選択回路３は制御信号S1，S2に応答して出力O1，
O2を一方を選択し、出力O3として選択情報を出
力する。これは、メインアンプ４へ入力される。
メインアンプ４を介した情報は、所要のアドレス
情報として出力される。すなわち、本アドレスバ
ツフアー回路より出力されたことになる。信号選
択回路３は例えば２つの制御信号Ｓ１とＳ２を備
えており、Ｓ１により外部アドレス情報を、Ｓ２
により内部アドレス情報をそれぞれ選択して出力
される。
第２図は本アドレス・バツフアー回路の入出力
タイミングを示したものである。今、第１図の各
プリアンプ１，２の出力O1，O2が第２図ａ及び
ｂのように同時に選択回路３に入力されたとす
る。第２図ｃの様に、信号選択回路３への第１の
制御信号S1がまず入力されると、t1時に外部アド
レス情報（O1）がメイン・アンプ４に入力され
る。このとき内部アドレス情報（O2）は信号Ｓ
２により非選択状態となつており内部アドレス情
報はメインアンプ４に伝達されない。次に、t2時
に制御信号波形Ｓ１，Ｓ２が両方とも非選択状態
になり、情報伝達が終わる。その後、内部アドレ
ス情報を取り込む為の制御信号波形Ｓ２がt3時に
選択状態となつて内部アドレス情報がメインアン
プ４に伝達され、以後同様の動作でt4時にアドレ
ス情報伝達が終了する。
タイミングを示したものである。今、第１図の各
プリアンプ１，２の出力O1，O2が第２図ａ及び
ｂのように同時に選択回路３に入力されたとす
る。第２図ｃの様に、信号選択回路３への第１の
制御信号S1がまず入力されると、t1時に外部アド
レス情報（O1）がメイン・アンプ４に入力され
る。このとき内部アドレス情報（O2）は信号Ｓ
２により非選択状態となつており内部アドレス情
報はメインアンプ４に伝達されない。次に、t2時
に制御信号波形Ｓ１，Ｓ２が両方とも非選択状態
になり、情報伝達が終わる。その後、内部アドレ
ス情報を取り込む為の制御信号波形Ｓ２がt3時に
選択状態となつて内部アドレス情報がメインアン
プ４に伝達され、以後同様の動作でt4時にアドレ
ス情報伝達が終了する。
以上説明した様に、本発明は外部アドレス情報
を増幅したプリアンプ出力と内部アドレル情報を
増幅したプリアンプ出力を直接メイン・アンプに
入力させないで、その間に信号選択回路をはさ
み、各情報の何れか一方を選択した上でメイン・
アンプに入力させており、したがつて、従来と同
等の機能を持つアドレス・バツフアー回路が従来
よりも少ない回路構成（従来はメイン・アンプが
２個、本発明はメインアンプが１個）で実現でき
る効果がある。
を増幅したプリアンプ出力と内部アドレル情報を
増幅したプリアンプ出力を直接メイン・アンプに
入力させないで、その間に信号選択回路をはさ
み、各情報の何れか一方を選択した上でメイン・
アンプに入力させており、したがつて、従来と同
等の機能を持つアドレス・バツフアー回路が従来
よりも少ない回路構成（従来はメイン・アンプが
２個、本発明はメインアンプが１個）で実現でき
る効果がある。
第１図は本発明の一実施例を示すブロツク図、
第２図は第１図の入出力タイミング図、第３図は
従来例を示すブロツク図である。
第２図は第１図の入出力タイミング図、第３図は
従来例を示すブロツク図である。
Claims (1)
- １ 外部から入力されるアドレス情報を受けてこ
れを増幅する第１のプリアンプ、内部で発生され
るアドレス情報を受けてこれを増幅する第２のプ
リアンプ、前記第１および第２のプリアンプの出
力を受け何れか一方を選択して出力する信号選択
回路、および選択された情報を増幅して出力する
メインアンプを有するアドレスバツフアー回路を
備えたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60047732A JPS61206997A (ja) | 1985-03-11 | 1985-03-11 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60047732A JPS61206997A (ja) | 1985-03-11 | 1985-03-11 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61206997A JPS61206997A (ja) | 1986-09-13 |
| JPH0330955B2 true JPH0330955B2 (ja) | 1991-05-01 |
Family
ID=12783511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60047732A Granted JPS61206997A (ja) | 1985-03-11 | 1985-03-11 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61206997A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS601711B2 (ja) * | 1979-09-03 | 1985-01-17 | 株式会社日立製作所 | 半導体メモリ |
-
1985
- 1985-03-11 JP JP60047732A patent/JPS61206997A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61206997A (ja) | 1986-09-13 |
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