JPH01149449A - Ｃｍｏｓ半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする問題点 問題点を解決するための手段 作用 実施例 本発明の一実施例の模式側断面 （第１図） 本発明の方法の一実施例の工程断面図 （第２図） 発明の効果 〔概　要〕 ＣＭＯＳ半導体装置及びその製造方法、特にショートチ
ャネル化されるＣＭＯＳ半導体装置の構造及び製造方法
の改良に関し、 ホットキャリア効果の発生を抑止し、且つｎチャネル素
子及びｐチャネル素子のｇｍの向上を実現する構造及び
その製造方法を提供することを目的とし、 ｐ型領域上にゲート絶縁膜を介して配設された第１のゲ
ート電極及び該第１のゲート電極の両側面のそれぞれ直
に接して形成された導電体サイドウオールと、該ｐ壁領
域における該それぞれのサイドウオールの下部領域に個
々に配設された低不純物濃度を有する第１のｎ型ソース
領域及び第１のｎ型ドレイン領域と、該ｐ壁領域に、内
側端面をそれぞれ第１のｎ型ソース領域及び第１のｎ型
ドレイン領域の外側端面に接して配設された高不純物濃
度を有する第２のｎ型ソース領域及び第２のｎ型ドレイ
ン領域とを有するｎチャネルＭＩＳトランジスタと、ｎ
型領域上にゲート絶縁膜を介して配設された第２のゲー
ト電極と、該ｎ型領域に該第２のゲート電極の下部領域
に内側端面を接して配設された高不純物濃度を有するｐ
型ソース領域及びｐ型ドレイン領域とを有するｐチャネ
ルＭＩＳＩ−ランジスタとにより構成したＣＭＯＳ半導
体装置及び自己整合手段を用いた製造方法。

〔産業上の利用分野〕

本発明はＣＭＯＳ半導体装置及びその製造方法、特にシ
ョートチャネル化されるＣＭＯＳ半導体装置の構造及び
製造方法の改良に関する。

高集積化され大規模化される０ＭＯ３ＩＣにおいては、
配線幅の縮小、配線長の増大に伴う動作速度の低下を補
うためにショートチャネル化が進められている。

ＭＯＳ　Ｆ　ＥＴにおいてはショートチャネル化が進み
、ソース−ドレイン間の距離が縮小されると、これに伴
うソース−ドレイン間の電界強度の増大によってチャネ
ル領域に高エネルギーを持ったホットキャリアが発生し
、該ホントキャリアがその高エネルギーによってゲート
絶縁膜中に侵入し、蓄積されて、経時的に該ＭＯＳ　Ｆ
　ＥＴの闇値電圧を変化させ、且つｇｍ（相互コンダク
タンス）を低下させるという問題がある。

そこでソース−ドレイン間の電界強度を低減させホット
キャリアの発生を抑制する手段として、チャネル領域と
高不純物濃度のソース及びドレイン領域との間に低不純
物濃度のソース及びドレイン領域を介在せしめたＬ　Ｄ
　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構
造のＣＭＯＳ半導体装置が提案されているが、このＬＤ
Ｄ構造のＣＭＯＳ半導体装置においては、上記ホットキ
ャリア効果防止のために設けられた低不純物濃度のソー
ス、ドレイン領域が高抵抗値を有するためにｎチャネル
素子及びｐチャネル素子のｇｍ（相互コンダクタンス）
を高くとることができず該ＣＭＯＳ半導体装置の高速化
が制限されるという問題があり、改善が要望されている
。

〔従来の技術〕

従来のＬＤＤ構造のショートチャネルＣＭＯＳ半導体装
置第３図（ａ）に示すように、例えばｐ−型シリコン基
板１にｐ−型ウェル２及びｎ−型ウェル３が形成され、
下部にｐ型チャネルストッパ４或いはｎ型チャネルスト
ッパ５を有するフィールド酸化膜６の開孔によって少な
くともｎチャネル素子形成領域８、ｎチャネル素子形成
領域９が個々に表出されてなる通常の被加工基板を用い
、先ずシリコン表出面にゲート絶縁膜１１を形成した後
、上記ｎチャネル素子形成領域８及びｎチャネル素子形
成領域９上に多結晶シリコン等からなる第１のゲート電
極１２Ａ及び１２Ｂを形成し、次いでｎチャネル素子形
成領域８とｎチャネル素子形成領域９上を交互に図示し
ないレジスト膜で覆い、ゲート電極をマスクにしてｎ型
不純物例えば燐（Ｐ゛）とｎ型不純物例えば硼素（Ｂ゛
）を低濃度に選択的に導入して、ｎチャネル素子形成領
域８に内側端面が第１のゲート電極１２Ａの側面に自己
整合する低不純物濃度のｎ−型ソース及びドレイン領域
５１Ａ　、５１Ｂを、ｎチャネル素子形成領域９に内側
端面が第２のゲート電極１２Ｂの側面に自己整合する低
不純物濃度のｐ−型ソース及びドレイン領域５２Ａ　、
　５２Ｂを形成する。

次いで表出するゲート絶縁膜１１を除去しシリコン表出
面に薄い二酸化シリコン（ＳｉＯｚ）膜５３を形成した
後、該基板上に気相成長（ＣＶＤ）絶縁膜を形成し、異
方性ドライエツチング手段によりエッチバックを行って
、第３図（ｂ）に示すように、第１、第２のゲート電＋
１ｘ２Ａ、１２Ｂの側面に絶縁膜サイドウオール５４Ａ
及び５４Ｂを形成し、次いでｎチャネル素子形成領域８
とｎチャネル素子形成領域９上を交互に図示しないレジ
スト膜で覆い、上記絶縁膜サイドウオール５４Ａ或いは
５４Ｂを有する第１或いは第２のゲート電極１２Ａ　、
　１２Ｂをマスクにして選択的にｎ型不純物例えば砒素
（Ａｓ”　）とｎ型不純物例えばＢ゛を高濃度に導入し
て、内側端面が前記絶縁膜サイドウオール５４Ａ　、５
４Ｂの外側端面に自己整合する高不純物濃度のｎ°型ソ
ース及びドレイン領域５５Ａ及び５５Ｂと、ｐ゛型ソー
ス及びドレイン領域５６Ａ及び５６Ｂを形成する方法が
用いられた。

〔発明が解決しようとする問題点〕

従って従来のＬＤＤ構造のＣＭＯＳ素子においては、ｎ
チャネル素子（ｎ−ＭＯＳ）及びｐチャネル素子（ｐ−
ＭＯＳ）共、ゲート電極の側面に絶縁膜サイドウオール
が形成され、高濃度のｎ゛型ソース及びドレイン領域５
５八及び５５Ｂと、ｐ＋型ソース及びドレイン領域５６
Ａ及び５６Ｂが共に絶縁膜サイドウオールの外側端面に
自己整合して形成され、デーｌ−電極１２Ａ　、　１２
Ｂ等の下部のチャネル領域５７．５８等と高不純物濃度
のソース及びドレイン領域５５Ａ　、５５Ｂ　、５６Ａ
　、５６Ｂ等との間が総て高抵抗を有する低不純物濃度
のソース及びドレイン領域５１Ａ、５１Ｂ　、５２Ａ　
、５２Ｂ等により接続された構造になるために、ｎチャ
ネル素子（ｎ−Ｔｒ）及びｐチャネル素子（ｐ−Ｔｒ）
が共にｇ　ｒｎを高くとることができず、そのため該Ｃ
ＭＯＳ半導体装置の動作速度が低下するという問題が生
じていた。

そこで本発明は、ホットキャリア効果の発生を抑止し、
且つｎチャネル素子及びｐチャネル素子のｇｍの向上を
実現したショートチャネルＣＭＯ８半導体装置の構造及
びその製造方法を提供することを目的とする。

〔問題点を解決するための手段〕

上記問題点は、ｎ型領域上にゲート絶縁膜を介して配設
された第１のゲート電極及び該第１のゲート電極の両側
面のそれぞれ直に接して形成された導電体サイドウオー
ルと、該ｎ型領域における該それぞれのサイドウオール
の下部領域に個々に配設された低不純物濃度を有する第
１のｎ型ソース領域及び第１のｎ型ドレイン領域と、該
ｎ型領域に、内側端面をそれぞれ第１のｎ型ソース領域
及び第１のｎ型ドレイン領域の外側端面に接して配設さ
れた高不純物濃度を有する第２のｎ型ソース領域及び第
２のｎ型ドレイン領域とを有するｎチャネルＭｆＳｌ−
ランジスタと、ｎ型領域上にゲート絶縁膜を介して配設
された第２のゲート電極と、該ｎ型領域に該第２のゲー
ト電極の下部領域に内側端面を接して配設された高不純
物濃度を有するｐ型ソース領域及びｐ型ドレイン領域と
を有するｐチャネルＭＩＳｔ−ランジスタとを有してな
る本発明によるＣＭＯＳ半導体装置、　及び、素子形成
基体となるｎ型領域及びｎ型領域を有し、該ｐ型基体の
素子形成領域とコンタクト形成領域、及び該ｎ型基体の
素子形成領域とコンタクト形成領域を画定表出する第１
、第２、第３、第４の開孔を有するフィールド絶縁膜が
形成された半導体被加工基板の、上記各開孔内に表出す
る半導体基体上にゲート絶縁膜を形成する工程と、該被
加工基板上に第１の絶縁膜を上面に有する第１の導電体
膜を形成する工程と、第１のマスクに整合して該第１の
導電体膜をパターニングし、前記フィールド絶縁膜の第
１の開孔上に延在し且つ上面に第１の絶縁膜を有する第
１のゲート電極と第３の開孔及び第２の開孔上を覆い且
つ上面に第１の絶縁膜を有する第１及び第２の被覆パタ
ーンを形成する工程と、該フィールド絶縁膜の第１の開
孔から該第１のゲート電極をマスクにし第１のｎ型不純
物を導入して、該第１のゲート電極のそれぞれの側面に
内側端面が自己整合するｎ型低不純物濃度のソース及び
ドレイン領域を形成する工程と、該基板上に第２の導電
体膜を形成し、該第２の導電体膜のエッチハックを行っ
て該第１のゲート電極の両側面に第２の導電体膜サイド
ウオールを形成する工程と、該フィールド絶縁膜の第１
の開孔から該サイドウオールを有する第１のゲート電極
をマスクにし第２のｎ型不純物を導入して該それぞれの
サイドウオールの外側端面に内側端面が自己整合するｎ
型高不純物濃度のソース及びドレイン領域を形成すると
共に、該第４の開孔から該第２のｎ型不純物を導入して
ｎ型高不純物濃度基体コンタクト領域を形成する工程と
、第２のマスクに整合して該第１の被覆パターン上に第
２のゲート電極に対応する第１のレジストパターンを形
成すると共に、該フィールド絶縁膜の第１、第４の開孔
上を覆う第２、第３のレジストパターンを形成する工程
と、該第１のレジストパターンをマスクにし該第１の被
覆パターンを選択的にエツチング除去して該フィールド
絶縁膜の第３の開孔上に第２のゲート電極を形成すると
共に、該第２の被覆パターンをエツチング除去する工程
と、該フィールド絶縁膜の第３の開孔から該第２のゲー
ト電極をマスクにしｎ型不純物を導入して該第２のゲー
ト電極のそれぞれの側面に内側端面が自己整合するｐ壁
高不純物濃度のソース及びドレイン領域を形成すると共
に、該第２の開孔から該ｎ型不純物を導入してｐ型高不
純物濃度基体コンタクト領域を形成する工程とを含む本
発明によるＣＭＯ８半導体装置の製造方法によって解決
される。

〔作　用〕

即ち本発明においては、キャリアが軽重量の電子である
ことによりホットキャリアが発生し易いｎチャネル素子
は、チャネル領域と高不純物濃度のソース及びドレイン
領域との間に低不純物濃度のソース及びドレイン領域を
設はソース−ドレイン間に形成される電界強度を弱めて
ホットキャリアの発生を制限すると同時に、高抵抗を有
する上記低不純物濃度のソース及びドレイン領域の上部
にはゲート電極に接する導電体サイドウオールを設は該
導電体サイドウオールにゲートと同電位を印加して該低
不純物濃度のソース及びドレイン領域をより一層強くｎ
型化させて低抵抗化することによってｇｍを向上し、且
つキャリアが重量の大きい正孔であることによりホット
キャリアが発生し難いｐチャネル素子は、高不純物濃度
のソース及びドレイン領域をチャネル領域に直に接して
配設することによってｇｍを向上し、これらによってホ
７　トキャリアによる特性変動を防止し且つ動作速度を
向上せしめたショートチャネルＣＭＯＳ半導体装置が提
供される。

〔実施例〕

以下本発明を、図示実施例により具体的に説明する。

第１図は本発明に係る構造の一実施例の要部を示す模式
側断面図で、第２図（ａ）〜（ｇｌは本発明に係る方法
の一実施例の工程断面図である。

全図を通じ同一対象物は同一符合で示す。

本発明に係るショートチャネルＣＭＯＳ半導体装置は、
例えば第１図に要部を示すように、フィールド酸化膜６
によって画定表出された不純物濃度１０ＩｓｃＪ−３程
度のｐ−型ウェル２のｎチャネル素子形成領域８上に厚
さ２００人程変形ゲート酸化膜１１を介して、例えば高
電導性を有するｎ゛型型詰結晶シリコンより形成された
幅１μｍ程度の第１のゲート電極１２Ａと、該ゲート電
極１２Δの両側面に形成された、２０００〜３０００人
程度の厚さを有変形該ゲート電極１２Ａにオーミックに
接し、且つ下面がゲート酸化膜１１に接するｎ＋型の多
結晶シリコン・サイドウオール１３Ａ及び１３Ｂと、該
ｐ−型型上エルの上記多結晶シリコン・サイドウオール
１３Ａ及び１３Ｂの下部領域に配設された内側端部がゲ
ート電極１２Ａの側面に自己整合し且つｌ　Ｑ　Ｉ　７
　ｃｍ　−３程度の低不純物濃度を有するｎ−型ソース
領域１４Ａ及びｎ−型ドレイン領域１４Ｂと、その外側
領域に配設された内側端部が上記多結晶シリコン・サイ
ドウオール１３Ａ及び１３１３の外側端部に自己整合す
る１９２００ｍ−３程度の高不純物濃度を有するｎ゛゛
ソース領域１５Ａ及びｎ゛型トドレイン領域１５Ｂを含
んで構成されるｎチャネルＭＯ３トランジスタ（ｎ−Ｍ
ＯＳ）　と、 フィールド酸化膜６によって画定表出された不純物濃度
ＩＱ”ｃｍ−３程度のｎ−型ウェル２のｐチャネル素子
形成領域９上に前記ゲート酸化膜１１を介して前記ｎ゛
型型詰結晶シリコンりなる第２のゲート電極１２Ｂと、
該ｎ−型ウェル２に配設された内側端面が第２のゲート
電極１２Ｂの側面に自己整合する１９２００ｍ−３程度
の高不純物濃度を有するｐ゛゛ソース領域１６Ａ及びｐ
゛型トドレイン領域１６Ｂを含んで構成されるｐチャネ
ルＭＯＳトランジスタ（ｐ−ＭＯＳ）とを具備してなる
。

なお第１図において、１はｐ−型シリコン基板、４はｐ
型チャネルストッパ、５はｎ型チャネルストッパを示す
。また図示されない層間絶縁膜、金属配線等の構成は従
来と同様である。

上記のように本発明に係るＣＭＯＳ半導体装置において
は、ホントキャリアが発生し易いｎチャネルＭＯ３Ｉ−
ランジスタ（ｎ−ＭＯＳ）には、ホットキャリアの発生
防止のために高濃度即ちｎ゛゛ソース領域１５Ａ及びｎ
゛型トドレイン領域１５Ｂゲート電極１２Ａ下部のチャ
ネル領域ｃｈ、との間に高抵抗を有する低濃度即ちｎ−
型ソース領域１４Ａ及び　ｎ−型ドレイン領域１４Ｂを
介在せしめられるが、該　ｎ−型ソース領域１４Ａ及び
ｎ−型ドレイン領域１４Ｂの上部にはゲート酸化膜１１
を介しゲート電極１２Ａに直に接続された多結晶シリコ
ン・サイドウオール１３八及び１３Ｂが配設され、動作
時にはゲート電極１２Ａと同電位になる該多結晶シリコ
ン・サイドウオール１３Ａ及び１３Ｂによってｎ−型ソ
ース領域１４Ａ及びｎ−型ドレインＮ域１４１３が一層
強くｎ型化されで、その抵抗値が減少するのでｇｍが向
上する。

またｐチャネルＭＯ３トランジスタ（ｐ−１’１Ｏ３）
の高濃度即ちｐ゛゛ソース領域１６Ａ及びｐ゛型トドレ
イン領域１６Ｂチャネル領域ｃｈｚに直に接するので、
そのｇｍは充分に高く形成される。

次に上記本発明に係る構造を有するＣＭＯＳ半導体装置
を短手番で容易に形成することが可能な本発明に係るＣ
ＭＯＳ半導体装置の製造方法を、以下に工程断面図を参
照して説明する。

第２図（ａｌ参照 例えばｐ−型シリコン基板１にｐ−型ウェル２及びｎ−
型ウェル３が形成され、下部にｐ型チャネルストッパ４
或いはｎ型チャネルストッパ５を有するフィールド酸化
膜６の開孔によって少なくともｐ型ウェルコンタクト形
成領域７、ｎチャネル素子形成領域８、ｐチャネル素子
形成領域９、ｎウェルコンタクト形成領域１０が個々に
画定表出されてなる従来同様のツインタブ構造の被加工
基板を用い、先ず従来同様に該基板のシリコン表出面上
に２００人程鹿の厚さのゲート酸化膜１１を形成した後
、従来同様該基板上にＣＶＤ法により厚さ４０００人程
度０第１の多結晶シリコン膜１１２を形成し、ガス拡散
等の方法により燐（Ｐ）を高濃度に導入して該多結晶シ
リコン膜１１２に高４電性（ｎ＋型）を付与し、次いで
該多結晶シリコン膜１１２上に熱酸化等により厚さ５０
０人程０の薄い第１のＳｉＯ□膜（ＯＸＩ）を形成する
。

第２図（ｂ）参照 次いで第１のマスクを用いる通常のフォトリソグラフィ
により上記第１のＳｉＯ□膜（ＯＸＩ）を有する多結晶
シリコン膜１１２をパターニングし、ｎチャネル素子形
成領域８上に第１の（多結晶シリコン）ゲート電極１２
Ａを、ｐチャネル素子形成領域９上に第１の（多結晶シ
リコン）被覆パターン１１２Ｂを、ｐウェルコンタクト
形成領域７上に第２の（多結晶シリコン）被覆パターン
１１２Ｃを、それぞれ形成する。

次いで上記ゲート電極１２Ａ、被覆パターン１１２Ｂ、
１１２Ｃ及びフィールド酸化膜６をマスクにし、ゲート
酸化膜１１を通してＦｉ（Ｐ”）を１０１３１０ｌ３程
度の低ドーズ量でイオン注入する。このイオン注入によ
りｎチャネル素子形成領域８に、内側端部がゲート電極
１２八自体の側面に整合した低濃度Ｐ゛゛入領域１１４
Ａ、１１４Ｂが形成され、またｎウェルコンタクト形成
領域ｌＯには低濃度Ｐ゛゛入領域１１４Ｃが形成される
。

第２図（Ｃ）参照 次いで該基板上にＣＶＤ法により厚さ２０００〜３００
０人程度の第２の多変形シリコン膜１１３を形成し、次
いで該多結晶シリコン膜１１３に高導電性（ｎ＋型）を
付与する。

第２図（ｄｌ参照 次いで上記第２の多結晶シリコン膜１１３を、リアクテ
ィブイオンエツチング（ＲＩＥ）処理により、ゲート酸
化膜１１、第１のＳｉｎ、膜（ＯＸＩ）及びフィールド
酸化膜６が表出するまで全面エツチング（エッチバック
）して、第１のゲート電極１２Ａの側面に多結晶シリコ
ン・サイドウオール１３Ａ　、１３Ｂを残留形成せしめ
る。この際、被覆パターン１１２Ｂ、１１２Ｃの側面に
も多結晶シリコン・サイドウオール１３Ｃが形成される
が特に支障は生じない。

次いで上記多結晶シリコン・サイドウオール１３Ａ　、
１３Ｂを有する第１のゲート電極１２Ａ、被覆パターン
１１２Ｂ、１１２Ｃ及びフィールド酸化膜６をマスクに
し、ゲート酸化膜１１を通して燐（Ａｓ”　）を４ｘ　
１０＋　Ｓ　ｃｍ−Ｚ程度の高ドーズ量でイオン注入す
る。

このイオン注入によりｎチャネル素子形成領域８に、内
側端部が多結晶シリコン・サイドウオール１３Ａ　、１
３Ｂの外側端面に整合した高濃度Ａｓ”注入領域１１５
Ａ、　１１５Ｂが形成され、またｎウェルコンタクト形
成領域１０には高濃度Ａｓ”注入領域１１５Ｃが形成さ
れる。

第２図Ｔｅ）参照 次いで第２のマスクを用いる第２のフォトプロセスによ
り、第１の５ｉＯｚ膜ＯＸ＋を有する第１の被環パター
ン１１２Ｂ上にｐチャネル素子のゲート電極形状に対応
する第１のレジストパターン１７Ａを形成すると同時に
、ｎチャネル素子形成領域８上を覆う第２のレジストパ
ターン１７Ｂ及びｎウェルコンタクト領域１０上を覆う
第３のレジストパターン１７Ｃを形成する。そして通常
のＲＩＥ処理により第１の被覆パターン１１２Ｂをパタ
ーニングしてｐチャネル素子のゲート電極１２Ｂを形成
し、同時に第３の被覆パターン１１２Ｃをエツチング除
去する。なおこの際同時にサイドウオール１３Ｇもエツ
チング除去される。

次いで第１のレジストパターン１７Ａを上部に有するゲ
ート電極１２Ｂ１第２のレジストパターン１７Ｂ、第３
のレジストパターン１７Ｃ及びフィールド酸化膜６をマ
スクにし、ゲート酸化膜１１を通してＩＱＩＳｃｍ−Ｚ
程度の高ドーズ量でＢ゛をイオン注入し、ｐチャネル素
子形成領域９に内側端部がゲート電極１２Ｂ自体の側面
に整合する第１、第２の高濃度Ｂ＋注入領域１１６Ａ、
１１６Ｂを、ｐウェルコンタクト形成領域７に第３の高
濃度Ｂ゛注入領域１１６Ｃを形成する。

第２図（Ｏ参照 次いでレジストパターン１７Ａ　、１７Ｂ　、１７Ｃを
除去した後、所定の加熱アニール処理を行い、前記低濃
度Ｐ４注入領域１１４Ａ、１１４Ｂ、１１４ｃ、高濃度
Ａｓ’注入領域１１５Ａ、１１５Ｂ、　１１５Ｃ及び高
濃度Ｂ°注入領域１１６八、１１６Ｂ、１１６Ｃを活性
化し、ｎチャネル素子形成領域８にゲート電極１２Ａ自
体の側面に内側端面が自己整合するｎ−型ソース領域１
４八とｎ−型ドレイン領域１４Ｂ　、及びゲート電極側
面の多結晶シリコン・サイドウオール１３４　、１３Ｂ
の外側端面に内側端面が自己整合するｎ゛型ソース領域
１５Ａ、ｎ”″型ソース領域１４八を、ｐチャネル素子
形成領域９にゲート電極１２Ｂ自体の側面に内側端面が
自己整合するｐ゛型ソース領域１６Ａ及びｐ”型ドレイ
ン領域１６Ｂを、ｐウェルコンタクト形成領域７にｐ゛
型ウェルコンタクト領域１６Ｃを、ｎウェルコンタクト
形成領域１ｏにｎ゛型ウェルコンタクト６Ｎ域１５Ｇを
形成する。

ここで、低濃度ソース、ドレイン領域即ちｎ−型ソース
領域１４Ａとｎ−型ドレイン領域１４Ｂの上部にゲート
電極１２Ａの側面に直に接する多結晶シリコン・サイド
ウオール１３Ａ及び１３Ｂを有するＬＤＤ構造のｎチャ
ネルＭ、０ＳＩ−ランジスタ（ＬＤＤ−ｎ−ＭＯＳ）と
通常構造のｐチャネルＭＯ３Ｉ−ランジスタ（ｐ−ＭＯ
Ｓ）が形成される。

なおこの活性化処理は、後工程において層間絶縁膜をリ
フローする際の熱処理で同時に行ってもよい。　。

第２図（ｇ）参照 以後表出している薄い第１の５３０２膜ＯＸ、及びゲー
ト酸化膜１１を除去した後、熱酸化手段によりシリコン
表出面上に不純物ブロック用ＳｉＯ□膜１８を形成し、
次いで通常通りＰＳＧ層間絶縁膜１９を形成し、該層間
絶縁膜１９及び不純物ブロック用ＳｉＯ□膜１８を貫通
する配線コンタクト窓を形成し、アルミニウム等よりな
るｎチャネル素子（ＬＤＤ−ｎ−ＭＯＳ）のゲート配線
２０、ソース配線２１、ドレイン配線２２、ｐチャネル
素子（ｐ−ＭＯＳ）のゲート配線２３、ソース配線２４
、ドレイン配線２５、及びｐウェル配線２６、ｎウェル
配線２７の形成等がなされて、前記本発明に係る構造を
有するショートチャネルＣＭＯＳ半導体装置が完成する
。

なお本発明において、ゲート電極及び導電体サイドウオ
ールは、前記多結晶シリコンに限られるものではない。

〔発明の効果〕

以上説明のように本発明によれば、ショートチャネルＣ
ＭＯＳ半導体装置において、ホットキャリアの発生し易
いｎチャネルＭＯ３Ｉ−ランジスタは、チャネル領域と
高濃度のソース及びドレイン領域との間に低濃度のソー
ス及びドレイン領域が介在させてソース−ドレイン間の
電界強度を弱め、これによってホットキャリアの発生を
防止し、且つ高抵抗を有する上記低濃度のソース及びド
レイン領域上にはゲート絶縁膜を介してゲート電極と同
電位の導電体サイドウオールが配設され、該サイドウオ
ールの電位によって該低濃度のソース及びドレイン領域
がより強（ｎ型化して、より低抵抗化する。

またソース−ドレイン間の電界強度が高くてもホットキ
ャリアを殆ど発生しないｐチャネルＭＯＳトランジスタ
は、高濃度のソース及びドレイン領域の内側端面がチャ
ネル領域に直に接する構造にしてｇｍの向上を図る。

従ってゲート絶縁膜内へのホットキャリアの蓄積による
闇値電圧の経時変化が少なく、且つｇｍの比較的大きな
ＣＭＯＳ半導体装置が形成されるので、本発明はショー
トチャネルＣＭＯＳ半導体装置の高速化、高信頼化に有
効である。

【図面の簡単な説明】

第１図は本発明に係る構造の一実施例の要部を示す模式
側断面図、 第２図（ａ）〜（ｇ＋は本発明に係る方法の一実施例の
である。 図において、 １はｐ−型シリコン基板、 ２はｐ−型ウェル、 ３はｎ−型ウェル、 ４はｎ型チャネルストッパ、 ５はｎ型チャネルストッパ、 ６はフィールド酸化膜、 ７はｎウェルコンタクト形成領域、 ８はｎチャネル素子形成領域、 ９はｐチャネル素子形成領域、 １０はｎウェルコンタクト形成領域、 １１はゲート酸化膜、 １２Ａい１２Ｂはゲート電極、 １３八、１３Ｂは多結晶シリコン・サイドウオール、１
４Ａはｎ−型ソース領域、 １４Ｂはｎ−型ドレイン領域、 １５Ａはｎ＋型ソース領域、 １５Ｂはｎ゛型トドレイン領域 １６Ａはｐ゛゛ソース領域、 １６Ｂはｐ゛型トドレイン領 域７Ａ　、　１７Ｂ　、　１７Ｃはレジストパターン、
１１２は多結晶シリコン膜、 １１２Ｂ、　１１２ｃは被覆パターン、１１４Ａ、１１
４Ｂ、１１４Ｃは低濃度Ｐ゛゛入領域、１１５八、１１
５Ｂ、　１１５Ｃは高濃度Ａｓ”注入領域、１１６Ａ、
１１６Ｂ、１１６Ｃは高濃度Ｂ゛゛入領域、ＯＸ、は第
１　）ＳｉＯｘ膜 ｃｈｌ　％　ｃｈｚはチャネル領域 を示す。 ７１〜ネル素子形ガ屹鋒むぺ　　　Ｐそｙ牧幡簿子形へ
りｉｔ−一層　　−一２−ｉ オ８ぞ明ζＣ（系る溝遣の一大施伊り漠式便１町面図第
　１　口 第　２　図

Claims (2)

【特許請求の範囲】
1. （１）ｐ型領域上にゲート絶縁膜を介して配設された第
   １のゲート電極及び該第１のゲート電極の両側面のそれ
   ぞれ直に接して形成された導電体サイドウォールと、 該ｐ型領域における該それぞれのサイドウォールの下部
   領域に個々に配設された低不純物濃度を有する第１のｎ
   型ソース領域及び第１のｎ型ドレイン領域と、 該ｐ型領域に、内側端面をそれぞれ第１のｎ型ソース領
   域及び第１のｎ型ドレイン領域の外側端面に接して配設
   された高不純物濃度を有する第２のｎ型ソース領域及び
   第２のｎ型ドレイン領域とを有するｎチャネルＭＩＳト
   ランジスタと、ｎ型領域上にゲート絶縁膜を介して配設
   された第２のゲート電極と、 該ｎ型領域に該第２のゲート電極の下部領域に内側端面
   を接して配設された高不純物濃度を有するｐ型ソース領
   域及びｐ型ドレイン領域とを有するｐチャネルＭＩＳト
   ランジスタとを有してなることを特徴とするＣＭＯＳ半
   導体装置。
2. （２）素子形成基体となるｐ型領域及びｎ型領域を有し
   、該ｐ型基体の素子形成領域とコンタクト形成領域、及
   び該ｎ型基体の素子形成領域とコンタクト形成領域を画
   定表出する第１、第２、第３、第４の開孔を有するフィ
   ールド絶縁膜が形成された半導体被加工基板の、上記各
   開孔内に表出する半導体基体上にゲート絶縁膜を形成す
   る工程と、該被加工基板上に第１の絶縁膜を上面に有す
   る第１の導電体膜を形成する工程と、 第１のマスクに整合して該第１の導電体膜をパターニン
   グし、前記フィールド絶縁膜の第１の開孔上に延在し且
   つ上面に第１の絶縁膜を有する第１のゲート電極と第３
   の開孔及び第２の開孔上を覆い且つ上面に第１の絶縁膜
   を有する第１及び第２の被覆パターンを形成する工程と
   、 該フィールド絶縁膜の第１の開孔から該第１のゲート電
   極をマスクにし第１のｎ型不純物を導入して、該第１の
   ゲート電極のそれぞれの側面に内側端面が自己整合する
   ｎ型低不純物濃度のソース及びドレイン領域を形成する
   工程と、 該基板上に第２の導電体膜を形成し、該第２の導電体膜
   のエッチバックを行って該第１のゲート電極の両側面に
   第２の導電体膜サイドウォールを形成する工程と、 該フィールド絶縁膜の第１の開孔から該サイドウォール
   を有する第１のゲート電極をマスクにし第２のｎ型不純
   物を導入して該それぞれのサイドウォールの外側端面に
   内側端面が自己整合するｎ型高不純物濃度のソース及び
   ドレイン領域を形成すると共に、該第４の開孔から該第
   ２のｎ型不純物を導入してｎ型高不純物濃度基体コンタ
   クト領域を形成する工程と、 第２のマスクに整合して該第１の被覆パターン上に第２
   のゲート電極に対応する第１のレジストパターンを形成
   すると共に、該フィールド絶縁膜の第１、第４の開孔上
   を覆う第２、第３のレジストパターンを形成する工程と
   、 該第１のレジストパターンをマスクにし該第１の被覆パ
   ターンを選択的にエッチング除去して該フィールド絶縁
   膜の第３の開孔上に第２のゲート電極を形成すると共に
   、該第２の被覆パターンをエッチング除去する工程と、 該フィールド絶縁膜の第３の開孔から該第２のゲート電
   極をマスクにしｐ型不純物を導入して該第２のゲート電
   極のそれぞれの側面に内側端面が自己整合するｐ型高不
   純物濃度のソース及びドレイン領域を形成すると共に、
   該第２の開孔から該ｐ型不純物を導入してｐ型高不純物
   濃度基体コンタクト領域を形成する工程とを含むことを
   特徴とするＣＭＯＳ半導体装置の製造方法。