JPH04306880A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH04306880A JPH04306880A JP7124791A JP7124791A JPH04306880A JP H04306880 A JPH04306880 A JP H04306880A JP 7124791 A JP7124791 A JP 7124791A JP 7124791 A JP7124791 A JP 7124791A JP H04306880 A JPH04306880 A JP H04306880A
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- Japan
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- gate electrode
- layer
- conductivity type
- mask
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【０００１】
【産業上の利用分野】本発明は二重拡散型絶縁ゲート電
界効果トランジスタを用いる半導体装置に関するもので
あり、更に詳しくはソース領域とベース領域の横方向拡
散長の差によりチャネル領域が形成されるトランジスタ
に関するものである。
界効果トランジスタを用いる半導体装置に関するもので
あり、更に詳しくはソース領域とベース領域の横方向拡
散長の差によりチャネル領域が形成されるトランジスタ
に関するものである。
【０００２】
【従来の技術】従来の技術を用いて二重拡散型絶縁ゲー
ト電界効果トランジスタを構成した場合を図８に示す。 図８において、トランジスタは第１導電型半導体基板２
１上にゲート絶縁膜２５を介して配置されるゲート電極
２６と、チャネル領域２２ａを有する第２導電型不純物
拡散層（ベース）２２と、ソース領域２３及びドレイン
領域２４をそれぞれ構成する第１導電型不純物拡散層と
からなる。２８はＬＯＣＯＳ酸化膜、２９及び３０はそ
れぞれフィールド絶縁膜及び電極である。
ト電界効果トランジスタを構成した場合を図８に示す。 図８において、トランジスタは第１導電型半導体基板２
１上にゲート絶縁膜２５を介して配置されるゲート電極
２６と、チャネル領域２２ａを有する第２導電型不純物
拡散層（ベース）２２と、ソース領域２３及びドレイン
領域２４をそれぞれ構成する第１導電型不純物拡散層と
からなる。２８はＬＯＣＯＳ酸化膜、２９及び３０はそ
れぞれフィールド絶縁膜及び電極である。
【０００３】
【発明が解決しようとする課題】従来の技術でベース領
域２２及びソース領域２３を形成するには、ソース側ゲ
ート電極端ＥＳを拡散のマスク端とし第２導電型の不純
物をイオン注入した後、同じ位置より第１導電型の不純
物をイオン注入する。この際、該トランジスタのチャネ
ル領域はこの２層の横方向拡散長の差により残った第２
導電型不純物拡散層領域になるが、その閾値は、第２導
電型不純物拡散層２２のピーク濃度で決定される。しか
し、図９に示す様に上記２層の不純物拡散層は、共に濃
度勾配を持っており、拡散時の熱処理のばらつき等によ
りチャネル領域２２ａのピーク濃度Ｃｐｅａｋが変化し
、閾値の制御を困難にしている。図８，図９で符号ＥＰ
はチャネル側ベース端を示す。この発明は、チャネル領
域のピーク濃度の揺らぎを防止できる半導体装置を提供
することを目的とするものである。
域２２及びソース領域２３を形成するには、ソース側ゲ
ート電極端ＥＳを拡散のマスク端とし第２導電型の不純
物をイオン注入した後、同じ位置より第１導電型の不純
物をイオン注入する。この際、該トランジスタのチャネ
ル領域はこの２層の横方向拡散長の差により残った第２
導電型不純物拡散層領域になるが、その閾値は、第２導
電型不純物拡散層２２のピーク濃度で決定される。しか
し、図９に示す様に上記２層の不純物拡散層は、共に濃
度勾配を持っており、拡散時の熱処理のばらつき等によ
りチャネル領域２２ａのピーク濃度Ｃｐｅａｋが変化し
、閾値の制御を困難にしている。図８，図９で符号ＥＰ
はチャネル側ベース端を示す。この発明は、チャネル領
域のピーク濃度の揺らぎを防止できる半導体装置を提供
することを目的とするものである。
【０００４】
【課題を解決するための手段】この発明は、第１導電型
半導体基板上に、絶縁膜を介して配置されるゲート電極
部と、該ゲート電極部をマスクにしてイオン注入によっ
て形成されたチャネル領域を有する第２導電型不純物拡
散層と、該ゲート電極部をマスクにして自己整合的にイ
オン注入によって形成された第１導電型不純物拡散層と
を備えてなる二重拡散型絶縁ゲート電界効果トランジス
タにおいて、ゲート電極部が下層ゲート電極と、該下層
ゲート電極上に配設されてそれより幅の狭い上層ゲート
電極とで構成した二重ゲート電極構造を有する半導体装
置である。また、この発明は別の観点から二重拡散型絶
縁ゲート電界効果トランジスタを形成するに際して、（
ｉ）第１導電型半導体基板上に、絶縁膜を介して下部ゲ
ート電極層及びこれとは材料の異なる上部ゲート電極層
及びフォトレジスト層を順次積層し、（ｉｉ）フォトレ
ジストパターンを形成した後これをマスクとして上記上
部ゲート電極層をエッチングしてそのパターンの横幅よ
りは短い幅のゲート長を有する上層ゲート電極を形成し
、（ｉｉｉ）同じく上記フォトレジストパターンをマス
クにして上記下部ゲート電極層をエッチングして上層ゲ
ート電極のゲート長よりは長い幅のゲート長を有する下
層ゲート電極を形成し、上記フォトレジストパターンを
除去した後、（ｉｖ）次に、チャネル領域を有する第２
導電型不純物拡散層形成領域のみ窓開けし、所定のイオ
ン注入エネルギーにて上層ゲート電極をマスクとしてイ
オン注入し、（ｖ）続いて、第１導電型不純物拡散層形
成領域のみ窓開けし、所定のイオン注入エネルギーにて
下層ゲート電極をマスクとして下層ゲート電極を通して
イオン注入することよりなる半導体装置の製造方法が提
供される。すなわち、この発明は、下層ゲート電極を通
して、第１導電型半導体基板に到達する加速エネルギー
にて第２導電型不純物イオンを注入し、二重拡散型絶縁
ゲート電界効果トランジスタのソース側ゲート電極下に
、一定の表面濃度の第２導電型不純物拡散層を形成し、
チャネル領域のピーク濃度の揺らぎより熱処理のバラツ
キを排除し、該トランジスタの閾値の安定化を図るよう
にしたものである。
半導体基板上に、絶縁膜を介して配置されるゲート電極
部と、該ゲート電極部をマスクにしてイオン注入によっ
て形成されたチャネル領域を有する第２導電型不純物拡
散層と、該ゲート電極部をマスクにして自己整合的にイ
オン注入によって形成された第１導電型不純物拡散層と
を備えてなる二重拡散型絶縁ゲート電界効果トランジス
タにおいて、ゲート電極部が下層ゲート電極と、該下層
ゲート電極上に配設されてそれより幅の狭い上層ゲート
電極とで構成した二重ゲート電極構造を有する半導体装
置である。また、この発明は別の観点から二重拡散型絶
縁ゲート電界効果トランジスタを形成するに際して、（
ｉ）第１導電型半導体基板上に、絶縁膜を介して下部ゲ
ート電極層及びこれとは材料の異なる上部ゲート電極層
及びフォトレジスト層を順次積層し、（ｉｉ）フォトレ
ジストパターンを形成した後これをマスクとして上記上
部ゲート電極層をエッチングしてそのパターンの横幅よ
りは短い幅のゲート長を有する上層ゲート電極を形成し
、（ｉｉｉ）同じく上記フォトレジストパターンをマス
クにして上記下部ゲート電極層をエッチングして上層ゲ
ート電極のゲート長よりは長い幅のゲート長を有する下
層ゲート電極を形成し、上記フォトレジストパターンを
除去した後、（ｉｖ）次に、チャネル領域を有する第２
導電型不純物拡散層形成領域のみ窓開けし、所定のイオ
ン注入エネルギーにて上層ゲート電極をマスクとしてイ
オン注入し、（ｖ）続いて、第１導電型不純物拡散層形
成領域のみ窓開けし、所定のイオン注入エネルギーにて
下層ゲート電極をマスクとして下層ゲート電極を通して
イオン注入することよりなる半導体装置の製造方法が提
供される。すなわち、この発明は、下層ゲート電極を通
して、第１導電型半導体基板に到達する加速エネルギー
にて第２導電型不純物イオンを注入し、二重拡散型絶縁
ゲート電界効果トランジスタのソース側ゲート電極下に
、一定の表面濃度の第２導電型不純物拡散層を形成し、
チャネル領域のピーク濃度の揺らぎより熱処理のバラツ
キを排除し、該トランジスタの閾値の安定化を図るよう
にしたものである。
【０００５】
【作用】前記手段を用いることにより、二重拡散型絶縁
ゲート電界効果トランジスタのソース側ゲート電極下に
第２導電型不純物拡散層が、上層ゲート電極の後退の幅
で形成され、この領域内に第１導電型不純物拡散層を形
成するため、チャネル領域の第２導電型不純物のピーク
濃度はそのイオン注入量で決まり、熱処理の影響を受け
にくく、該トランジスタの閾値制御の安定化を可能にす
る。
ゲート電界効果トランジスタのソース側ゲート電極下に
第２導電型不純物拡散層が、上層ゲート電極の後退の幅
で形成され、この領域内に第１導電型不純物拡散層を形
成するため、チャネル領域の第２導電型不純物のピーク
濃度はそのイオン注入量で決まり、熱処理の影響を受け
にくく、該トランジスタの閾値制御の安定化を可能にす
る。
【０００６】
【実施例】図３〜図７に本発明の一実施例の主要工程を
示す。まず、図３に示すように周知の技術によりゲート
酸化膜５形成まで行った後、下層ゲート電極材料（多結
晶シリコン等）及び上層ゲート電極材料（タングステン
シリサイド等）をＣＶＤ法により順次連続して堆積し、
下層ゲート電極層６及び上層ゲート電極層７を形成する
。次に、全面にフォトレジスト層を積層し、フォトリソ
グラフィ工程によりゲート電極及び配線形成部Ｆに横幅
Ｈのフォトレジストパターン１１を残し、上層ゲート電
極層７のエッチングを行い、ゲート長Ｌ１の上層ゲート
電極１７を形成する（図４参照）。この際のエッチング
は等方性の特性を持つものとし、図４に示す通り上層ゲ
ート電極１７の端をフォトレジストパターン１１の端Ｇ
より距離Ｄだけ内側に後退させる。また、フォトレジス
トパターン１１は残しておく。続いて、フォトレジスト
パターン１１を用いて下層ゲート電極層６のエッチング
を行い、ゲート長Ｌ２の下層ゲート電極１６を形成する
（図５参照）。この際のエッチングは異方性の特性を持
つものとし、図５に示す通りフォトレジストの形状を反
映する。すなわち、下層ゲート電極端Ｑの位置はフォト
レジスト端Ｇのそれに一致している。次に、パターン１
１を除去した後、全面にフォトレジスト層を積層し、フ
ォトリソグラフィ工程により第２導電型不純物拡散層形
成領域（ベース領域）Ｋのみ窓開けし、他の領域にはフ
ォトレジストパターン２０を残し、上層ゲート電極１７
をマスクとして下層ゲート電極１６及びゲート酸化膜５
を通してイオン１８を注入する（図６参照）。次に、パ
ターン２０を除去する。続いて、ベース拡散を行ってベ
ース２を形成した後、フォトリソグラフィ工程により第
１導電型不純物拡散層形成領域（ソース／ドレイン領域
）のみ窓開けしてパターン１３及び下層ゲート電極１６
をマスクにしてイオン１９を注入した後ソース及びドレ
イン拡散を行ってソース３、ドレイン４を形成する（図
７参照）。この時ソース／ドレイン領域のゲート電極側
は下層ゲート電極端ＥＧで決定される。以後、周知の技
術によりコンタクトホール９ａを有するフィールド絶縁
膜９及び電極メタル１０を形成して図１に示す素子を作
成する。このように本実施例では、ゲート電極部を下層
ゲート電極１６とこれより横幅の狭い上層ゲート電極１
７で構成し、ソース／ベースの二重拡散層の内ベース形
成用のイオン１８の注入を下層ゲート電極端ＥＧより距
離Ｄだけ後退した位置にゲート端Ｅを有する上層ゲート
電極１７をマスクにしておこなうようにし、さらに、ソ
ース形成用のイオン１９の注入を下層ゲート電極１６を
マスクにして自己整合的に行うようにし、それによって
拡散後ソース３とベース２の横方向拡散長の差により形
成されるチャネル領域１４のピーク濃度のバラツキを、
ベースの表面濃度を一定にできるから、防止できるよう
にしたものである。図２には各イオン１８、１９の注入
後にそれぞれ拡散して形成されるベース２、ソース３の
表面濃度特性が示されている。ベース２の濃度曲線Ａは
、図９に示すベース２２の濃度曲線Ｂに較べてピーク濃
度（Ｃｐｅａｋ）が変化しないでＥＧ−Ｅ間で一定にな
っていることがわかる。そのため、チャネル領域１４の
第２導電型不純物のピーク濃度はそのイオン注入量で決
定できる。なお、図２、図９で曲線Ｘはそれぞれソース
３、２３の表面濃度曲線を示し、点線で示す曲線Ｙ１、
Ｙ２は曲線Ａ、Ｘ及びＢ、Ｘを合成した曲線、曲線Ｚは
半導体基板１、２１の表面濃度特性図である。
示す。まず、図３に示すように周知の技術によりゲート
酸化膜５形成まで行った後、下層ゲート電極材料（多結
晶シリコン等）及び上層ゲート電極材料（タングステン
シリサイド等）をＣＶＤ法により順次連続して堆積し、
下層ゲート電極層６及び上層ゲート電極層７を形成する
。次に、全面にフォトレジスト層を積層し、フォトリソ
グラフィ工程によりゲート電極及び配線形成部Ｆに横幅
Ｈのフォトレジストパターン１１を残し、上層ゲート電
極層７のエッチングを行い、ゲート長Ｌ１の上層ゲート
電極１７を形成する（図４参照）。この際のエッチング
は等方性の特性を持つものとし、図４に示す通り上層ゲ
ート電極１７の端をフォトレジストパターン１１の端Ｇ
より距離Ｄだけ内側に後退させる。また、フォトレジス
トパターン１１は残しておく。続いて、フォトレジスト
パターン１１を用いて下層ゲート電極層６のエッチング
を行い、ゲート長Ｌ２の下層ゲート電極１６を形成する
（図５参照）。この際のエッチングは異方性の特性を持
つものとし、図５に示す通りフォトレジストの形状を反
映する。すなわち、下層ゲート電極端Ｑの位置はフォト
レジスト端Ｇのそれに一致している。次に、パターン１
１を除去した後、全面にフォトレジスト層を積層し、フ
ォトリソグラフィ工程により第２導電型不純物拡散層形
成領域（ベース領域）Ｋのみ窓開けし、他の領域にはフ
ォトレジストパターン２０を残し、上層ゲート電極１７
をマスクとして下層ゲート電極１６及びゲート酸化膜５
を通してイオン１８を注入する（図６参照）。次に、パ
ターン２０を除去する。続いて、ベース拡散を行ってベ
ース２を形成した後、フォトリソグラフィ工程により第
１導電型不純物拡散層形成領域（ソース／ドレイン領域
）のみ窓開けしてパターン１３及び下層ゲート電極１６
をマスクにしてイオン１９を注入した後ソース及びドレ
イン拡散を行ってソース３、ドレイン４を形成する（図
７参照）。この時ソース／ドレイン領域のゲート電極側
は下層ゲート電極端ＥＧで決定される。以後、周知の技
術によりコンタクトホール９ａを有するフィールド絶縁
膜９及び電極メタル１０を形成して図１に示す素子を作
成する。このように本実施例では、ゲート電極部を下層
ゲート電極１６とこれより横幅の狭い上層ゲート電極１
７で構成し、ソース／ベースの二重拡散層の内ベース形
成用のイオン１８の注入を下層ゲート電極端ＥＧより距
離Ｄだけ後退した位置にゲート端Ｅを有する上層ゲート
電極１７をマスクにしておこなうようにし、さらに、ソ
ース形成用のイオン１９の注入を下層ゲート電極１６を
マスクにして自己整合的に行うようにし、それによって
拡散後ソース３とベース２の横方向拡散長の差により形
成されるチャネル領域１４のピーク濃度のバラツキを、
ベースの表面濃度を一定にできるから、防止できるよう
にしたものである。図２には各イオン１８、１９の注入
後にそれぞれ拡散して形成されるベース２、ソース３の
表面濃度特性が示されている。ベース２の濃度曲線Ａは
、図９に示すベース２２の濃度曲線Ｂに較べてピーク濃
度（Ｃｐｅａｋ）が変化しないでＥＧ−Ｅ間で一定にな
っていることがわかる。そのため、チャネル領域１４の
第２導電型不純物のピーク濃度はそのイオン注入量で決
定できる。なお、図２、図９で曲線Ｘはそれぞれソース
３、２３の表面濃度曲線を示し、点線で示す曲線Ｙ１、
Ｙ２は曲線Ａ、Ｘ及びＢ、Ｘを合成した曲線、曲線Ｚは
半導体基板１、２１の表面濃度特性図である。
【０００７】
【発明の効果】以上のようにこの発明によれば、二重拡
散型絶縁ゲート電界効果トランジスタのソース側ゲート
電極下に第２導電型不純物拡散層が、上層ゲート電極の
後退の幅で形成され、この領域内に第１導電型不純物拡
散層を形成するため、チャネル領域の第２導電型不純物
のピーク濃度はそのイオン注入量で決まり、熱処理の影
響を受けにくく、該トランジスタの閾値制御の安定化を
可能にする。
散型絶縁ゲート電界効果トランジスタのソース側ゲート
電極下に第２導電型不純物拡散層が、上層ゲート電極の
後退の幅で形成され、この領域内に第１導電型不純物拡
散層を形成するため、チャネル領域の第２導電型不純物
のピーク濃度はそのイオン注入量で決まり、熱処理の影
響を受けにくく、該トランジスタの閾値制御の安定化を
可能にする。
【図１】この発明の一実施例を示す構成説明図である。
【図２】上記実施例における各不純物拡散層の表面濃度
を示す特性図である。
を示す特性図である。
【図３】上記実施例における製造工程の第１ステップを
示す構成説明図である。
示す構成説明図である。
【図４】上記実施例における製造工程の第２ステップを
示す構成説明図である。
示す構成説明図である。
【図５】上記実施例における製造工程の第３ステップを
示す構成説明図である。
示す構成説明図である。
【図６】上記実施例における製造工程の第４ステップを
示す構成説明図である。
示す構成説明図である。
【図７】上記実施例における製造工程の第５ステップを
示す構成説明図である。
示す構成説明図である。
【図８】従来例を示す構成説明図である。
【図９】従来例における各不純物拡散層の表面濃度を示
す特性図である。
す特性図である。
１ 第１導電型半導体基板
２ ベース（第２導電型不純物拡散層）３
ソース（第１導電型不純物拡散層）４ ドレイ
ン（第１導電型不純物拡散層）５ ゲート酸化膜
（絶縁膜） ６ 多結晶シリコン層（下部ゲート電極層）７
タングステンシリサイド層（上部ゲート電極層）
１１ フォトレジストパターン １４ チャネル領域 １６ 下層ゲート電極 １７ 上層ゲート電極
ソース（第１導電型不純物拡散層）４ ドレイ
ン（第１導電型不純物拡散層）５ ゲート酸化膜
（絶縁膜） ６ 多結晶シリコン層（下部ゲート電極層）７
タングステンシリサイド層（上部ゲート電極層）
１１ フォトレジストパターン １４ チャネル領域 １６ 下層ゲート電極 １７ 上層ゲート電極
Claims (2)
- 【請求項１】 第１導電型半導体基板上に、絶縁膜を
介して配置されるゲート電極部と、該ゲート電極部をマ
スクにしてイオン注入によって形成されチャネル領域を
有する第２導電型不純物拡散層と、該ゲート電極部をマ
スクにして自己整合的にイオン注入によって形成された
第１導電型不純物拡散層とを備えてなる二重拡散型絶縁
ゲート電界効果トランジスタにおいて、ゲート電極部が
下層ゲート電極と該下層ゲート電極上に配設されてそれ
より幅の狭い上層ゲート電極とで構成した二重ゲート電
極構造を有することを特徴とする半導体装置。 - 【請求項２】 二重拡散型絶縁ゲート電界効果トラン
ジスタを形成するに際して、（ｉ）第１導電型半導体基
板上に、絶縁膜を介して下部ゲート電極層及びこれとは
材料の異なる上部ゲート電極層及びフォトレジスト層を
順次積層し、（ｉｉ）フォトレジストパターンを形成し
た後これをマスクとして上記上部ゲート電極層をエッチ
ングしてそのパターンの横幅よりは短い幅のゲート長を
有する上層ゲート電極を形成し、（ｉｉｉ）同じく上記
フォトレジストパターンをマスクにして上記下部ゲート
電極層をエッチングして上層ゲート電極のゲート長より
は長い幅のゲート長を有する下層ゲート電極を形成し、
上記フォトレジストパターンを除去した後、（ｉｖ）次
に、チャネル領域を有する第２導電型不純物拡散層形成
領域のみ窓開けし、所定のイオン注入エネルギーにて上
層ゲート電極をマスクとして下層ゲート電極を通してイ
オン注入し、（ｖ）続いて、第１導電型不純物拡散層形
成領域のみ窓開けし、所定のイオン注入エネルギーにて
下層ゲート電極をマスクとしてイオン注入することより
なる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7124791A JPH04306880A (ja) | 1991-04-03 | 1991-04-03 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7124791A JPH04306880A (ja) | 1991-04-03 | 1991-04-03 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04306880A true JPH04306880A (ja) | 1992-10-29 |
Family
ID=13455183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7124791A Pending JPH04306880A (ja) | 1991-04-03 | 1991-04-03 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04306880A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6800528B2 (en) | 2002-06-14 | 2004-10-05 | Oki Electric Industry Co., Ltd. | Method of fabricating LDMOS semiconductor devices |
| WO2005057664A3 (en) * | 2003-12-08 | 2006-04-13 | Chau Duc Quang | Power mosfet and methods of making same |
-
1991
- 1991-04-03 JP JP7124791A patent/JPH04306880A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6800528B2 (en) | 2002-06-14 | 2004-10-05 | Oki Electric Industry Co., Ltd. | Method of fabricating LDMOS semiconductor devices |
| WO2005057664A3 (en) * | 2003-12-08 | 2006-04-13 | Chau Duc Quang | Power mosfet and methods of making same |
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