JPH033245A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH033245A JPH033245A JP13579989A JP13579989A JPH033245A JP H033245 A JPH033245 A JP H033245A JP 13579989 A JP13579989 A JP 13579989A JP 13579989 A JP13579989 A JP 13579989A JP H033245 A JPH033245 A JP H033245A
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- JP
- Japan
- Prior art keywords
- gate electrode
- mask
- thermal oxidation
- semiconductor
- layer
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- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置の製造方法、特にＬ Ｄ Ｄ （Ｌｉｇｈｔ
ｌｙＤｏｐｅｄ Ｄｒａｉｎ 、ライトリ−・ドープト
・ドレイン）構造の半導体装置（ＭＯＳ ＦＥＴ）の製
造方法に関し、ＭＯＳ ＦＥＴにおけるＬＤＤ構造に
おいて、ゲート電極とドレイン拡散層の重なる部分をよ
り大にすることができ、よって、電界集中をより抑える
ことのできる半導体装置の製造方法を提供することを目
的とし、 半導体基板上にゲート酸化膜を形成し、その上にゲート
電極を作るための半導体の層と耐酸化物部材とを順に成
長し、該耐酸化物部材を形成されるべきゲート電極に対
応してバターニングしてマスクを形成する工程、熱酸化
によりマスクの下を除く部分の半導体を酸化して酸化物
層を形成する工程、および該マスクと酸化物層とを除去
し、残った半導体のゲート電極をマスクに不純物を導入
してソース、ドレイン拡散層を形成する工程を含むこと
を特徴とする半導体装での製造方法を含み構成する。
ｌｙＤｏｐｅｄ Ｄｒａｉｎ 、ライトリ−・ドープト
・ドレイン）構造の半導体装置（ＭＯＳ ＦＥＴ）の製
造方法に関し、ＭＯＳ ＦＥＴにおけるＬＤＤ構造に
おいて、ゲート電極とドレイン拡散層の重なる部分をよ
り大にすることができ、よって、電界集中をより抑える
ことのできる半導体装置の製造方法を提供することを目
的とし、 半導体基板上にゲート酸化膜を形成し、その上にゲート
電極を作るための半導体の層と耐酸化物部材とを順に成
長し、該耐酸化物部材を形成されるべきゲート電極に対
応してバターニングしてマスクを形成する工程、熱酸化
によりマスクの下を除く部分の半導体を酸化して酸化物
層を形成する工程、および該マスクと酸化物層とを除去
し、残った半導体のゲート電極をマスクに不純物を導入
してソース、ドレイン拡散層を形成する工程を含むこと
を特徴とする半導体装での製造方法を含み構成する。
（産業上の利用分野）
本発明は、半導体装置の製造方法、特にＬＤＤ（Ｌｉｇ
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ、 ライトリ−・ド
ープト・ドレイン）構造の半導体装置（ＭＯＳ ＦＥＴ
）の製造方法に関する。
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ、 ライトリ−・ド
ープト・ドレイン）構造の半導体装置（ＭＯＳ ＦＥＴ
）の製造方法に関する。
近年、半導体素子の微細化に伴い、ゲート電極のエツジ
の近傍での電界集中によるホットキャリアの発生が著し
く大になり、その結果として素子の特性の劣化が問題と
されるようになった。
の近傍での電界集中によるホットキャリアの発生が著し
く大になり、その結果として素子の特性の劣化が問題と
されるようになった。
この問題を解決するための手段の一つとして、ＬＤＤ構
造が提案され研究されている。第３図は従来例の断面図
であるが、同図の従来例ＭＯ３ＦＥＴを参照すると、同
図に×の符号を付して示すゲート電極のエツジの下方部
分にホットキャリアが生成され、実効的なチャネル長が
短くなるショートチャネル効果に加えて、ホットキャリ
アがゲート酸化膜中に注入されることが知られている。
造が提案され研究されている。第３図は従来例の断面図
であるが、同図の従来例ＭＯ３ＦＥＴを参照すると、同
図に×の符号を付して示すゲート電極のエツジの下方部
分にホットキャリアが生成され、実効的なチャネル長が
短くなるショートチャネル効果に加えて、ホットキャリ
アがゲート酸化膜中に注入されることが知られている。
なお第３図において、２１はシリコン基板、２２はゲー
ト酸化膜、２３はｇの長さをもったゲート電極、２４は
Ｓｉｎ、層、２５はｎ−６１域、２６はｎ″領域 ドレ
イン拡散層）を示し、浅く形成されたｎ−領域を突き抜
けてゲート電極のエツジの下がらｎ゛領域２６が深く形
成された図示の構造がＬＤＤ構造と呼称される。
ト酸化膜、２３はｇの長さをもったゲート電極、２４は
Ｓｉｎ、層、２５はｎ−６１域、２６はｎ″領域 ドレ
イン拡散層）を示し、浅く形成されたｎ−領域を突き抜
けてゲート電極のエツジの下がらｎ゛領域２６が深く形
成された図示の構造がＬＤＤ構造と呼称される。
ホットキャリアはシリコン基板内で新たな電子（エレク
トロン）・正孔（ホール）の対を生成し、新たに発生し
た電子はドレインの電界によって大部分はドレインに吸
い込まれるものの、一部はアバランシェ・ホット・エレ
クトロンとなってゲート酸化膜２２中に注入される。ホ
ールはシリコン基板２１中を流れ基板電流となるが、そ
の一部はゲート酸化膜２２中にも注入される。ゲート酸
化膜中に注入されたエレクトロンまたはホールは、ゲー
ト酸化膜中でトラップされるか、または基板のシリコン
とゲート酸化膜の界面の準位を生成させることによって
、しきい値電圧（シフＭ）を正方向に変化させたり、相
互コンダクタンスを低下させるなどの動作をなすので、
この問題を解決するためにＬＤＤ構造が注目されている
のである。
トロン）・正孔（ホール）の対を生成し、新たに発生し
た電子はドレインの電界によって大部分はドレインに吸
い込まれるものの、一部はアバランシェ・ホット・エレ
クトロンとなってゲート酸化膜２２中に注入される。ホ
ールはシリコン基板２１中を流れ基板電流となるが、そ
の一部はゲート酸化膜２２中にも注入される。ゲート酸
化膜中に注入されたエレクトロンまたはホールは、ゲー
ト酸化膜中でトラップされるか、または基板のシリコン
とゲート酸化膜の界面の準位を生成させることによって
、しきい値電圧（シフＭ）を正方向に変化させたり、相
互コンダクタンスを低下させるなどの動作をなすので、
この問題を解決するためにＬＤＤ構造が注目されている
のである。
（発明が解決しようとする課題〕
ところが、ＬＤＤ構造では、ｎチャネルＭＯＳトランジ
スタの場合、低濃度不純物領域（ｎ−領域）と高４度不
純物領域（ｎ″領域とを作製する必要があり、そのこと
は二度のイオン注入工程につながる。さらには、第３図
にΔｌで示すゲート電極とドレイン拡散層とのオーバラ
ップする部分が小さいために、電界集中を十分に緩和す
ることができない。
スタの場合、低濃度不純物領域（ｎ−領域）と高４度不
純物領域（ｎ″領域とを作製する必要があり、そのこと
は二度のイオン注入工程につながる。さらには、第３図
にΔｌで示すゲート電極とドレイン拡散層とのオーバラ
ップする部分が小さいために、電界集中を十分に緩和す
ることができない。
また、第４図（ａ）に示すように、レジスト３６をマス
クに多結晶シリコン層をエツチングして、断面台形形状
のゲート電極３３を形成し、（ｂ）に示すようにイオン
注入にソース、ドレイン３５を形成しても、ゲート電極
とドレインのオーバラップする部分ができるが、レジス
ト３６をマスクにエツチングで形成したゲート電極３３
の側面の傾斜をゆるやかに形成することはできず、オー
バラップする部分を大きくできない。
クに多結晶シリコン層をエツチングして、断面台形形状
のゲート電極３３を形成し、（ｂ）に示すようにイオン
注入にソース、ドレイン３５を形成しても、ゲート電極
とドレインのオーバラップする部分ができるが、レジス
ト３６をマスクにエツチングで形成したゲート電極３３
の側面の傾斜をゆるやかに形成することはできず、オー
バラップする部分を大きくできない。
そこで本発明は、ＭＯＳ ＦＥＴにおけるＬＤＤ構造
において、ゲート電極とドレイン拡散層の重なる部分を
より大にすることができ、よって、電界集中をより抑え
ることのできる半導体装置の製造方法を提供することを
目的とする。
において、ゲート電極とドレイン拡散層の重なる部分を
より大にすることができ、よって、電界集中をより抑え
ることのできる半導体装置の製造方法を提供することを
目的とする。
上記課題は、半導体基板上にゲート酸化膜を形成し、そ
の上にゲート電極を作るための半導体の層と耐酸化物部
材とを順に成長し、該耐酸化物部材を形成されるべきゲ
ート電極に対応してバターニングしてマスクを形成する
工程、熱酸化によりマスクの下を除く部分の半導体を酸
化して酸化物層を形成する工程、および該マスクと酸化
物層とを除去し、残った半導体のゲート電極をマスクに
不純物を導入してソース、ドレイン拡散層を形成する工
程を含むことを特徴とする半導体装置の製造方法によっ
て解決される。
の上にゲート電極を作るための半導体の層と耐酸化物部
材とを順に成長し、該耐酸化物部材を形成されるべきゲ
ート電極に対応してバターニングしてマスクを形成する
工程、熱酸化によりマスクの下を除く部分の半導体を酸
化して酸化物層を形成する工程、および該マスクと酸化
物層とを除去し、残った半導体のゲート電極をマスクに
不純物を導入してソース、ドレイン拡散層を形成する工
程を含むことを特徴とする半導体装置の製造方法によっ
て解決される。
〔作用］
本発明によって得られるＬＤＤ構造のＭＯＳＦＥＴのソ
ースおよびドレインの形状は、第２図である。本発明で
は、ゲート電極形成のための多結晶シリコン（ポリシリ
コン）のゲート電極形成部にマスク（ＳｉｚＮ４膜）を
設け、続いて熱酸化を行なう。この熱酸化によって形成
されたゲート電極の形状（第２図）は、熱酸化の時に作
られるバーズビークの形状を反映し、図示のようななだ
らかに傾斜した形状となる。次いでマスクと酸化膜を除
去し、ソース、ドレイン拡散層形成のための不純物注入
を行なうと、ゲート電極の形状を反映した不純物分布（
プロファイル）をもったソース、ドレインが第２図に示
されるように形成される。
ースおよびドレインの形状は、第２図である。本発明で
は、ゲート電極形成のための多結晶シリコン（ポリシリ
コン）のゲート電極形成部にマスク（ＳｉｚＮ４膜）を
設け、続いて熱酸化を行なう。この熱酸化によって形成
されたゲート電極の形状（第２図）は、熱酸化の時に作
られるバーズビークの形状を反映し、図示のようななだ
らかに傾斜した形状となる。次いでマスクと酸化膜を除
去し、ソース、ドレイン拡散層形成のための不純物注入
を行なうと、ゲート電極の形状を反映した不純物分布（
プロファイル）をもったソース、ドレインが第２図に示
されるように形成される。
その結果、ＬＤＤ構造において問題となっているゲート
電極とドレイン拡散層との重なり部分を大にすることが
でき、電界集中を著しく暖和することができ、ソース、
ドレイン拡散層の形状がゆるやかに下方にテーパした形
となるので、微細トランジスタで問題となっているショ
ートチャネル効果を防ぐことができるのである。
電極とドレイン拡散層との重なり部分を大にすることが
でき、電界集中を著しく暖和することができ、ソース、
ドレイン拡散層の形状がゆるやかに下方にテーパした形
となるので、微細トランジスタで問題となっているショ
ートチャネル効果を防ぐことができるのである。
本発明実施例は第１図（ａ）〜（ｄ）に断面図で示され
る。先ず同図（ａ）を参照すると、半導体基板（シリコ
ン基板）１１を用意し、次に、熱酸化によってシリコン
基板１１の表面にゲート酸化膜１２を５００人の膜厚に
形成し、次いでゲート酸化膜１２上にゲート電極用の半
導体、例えば多結晶シリコン（ポリシリコン）１３ａを
例えば化学気相成長（ＣＶＤ）法で４０００人の厚さに
堆積し、その上に例えばＣＶＤ法で次の熱酸化工程で耐
酸化物（マスク）となるシリコン窒化膜（Ｓｉ３Ｎ４膜
）を５００〜１０００人の厚さに成長し、それを形成す
べきゲート電極の長さ（Ｇ）に対応してバターニングし
てマスク１４を形成する。
る。先ず同図（ａ）を参照すると、半導体基板（シリコ
ン基板）１１を用意し、次に、熱酸化によってシリコン
基板１１の表面にゲート酸化膜１２を５００人の膜厚に
形成し、次いでゲート酸化膜１２上にゲート電極用の半
導体、例えば多結晶シリコン（ポリシリコン）１３ａを
例えば化学気相成長（ＣＶＤ）法で４０００人の厚さに
堆積し、その上に例えばＣＶＤ法で次の熱酸化工程で耐
酸化物（マスク）となるシリコン窒化膜（Ｓｉ３Ｎ４膜
）を５００〜１０００人の厚さに成長し、それを形成す
べきゲート電極の長さ（Ｇ）に対応してバターニングし
てマスク１４を形成する。
次に第１図（Ｃ）を参照すると、ドライまたはウェット
雰囲気中で熱酸化工程を行なうと、マスク１４の下のポ
リシリコンは酸化されないが、マスクされないポリシリ
コンは酸化物層（ＳｉＯｘ層）１３ｂとなる。この熱酸
化において、ＳｉＯ□層１３ｂは知られたバーズビーク
を形成し、そのために、酸化されないポリシリコンは、
下方にゆるやかに拡がってテーパした形状をとる。この
ポリシリコンがゲート電極１３となるものである。
雰囲気中で熱酸化工程を行なうと、マスク１４の下のポ
リシリコンは酸化されないが、マスクされないポリシリ
コンは酸化物層（ＳｉＯｘ層）１３ｂとなる。この熱酸
化において、ＳｉＯ□層１３ｂは知られたバーズビーク
を形成し、そのために、酸化されないポリシリコンは、
下方にゆるやかに拡がってテーパした形状をとる。この
ポリシリコンがゲート電極１３となるものである。
次に、リン酸ボイルで５ｉＪ４膜１４を除去し、続けて
例えばＣＦ、＋Ｏ□を用いるドライエツチングで５ｉ（
ｈ層１３ｂを除去すると、第１図（ｄ）に示されるよう
な下方にゆるやかにテーパした形状のゲート電極１３が
得られる。この工程は、ＳｉＯ□層１３ｂを先に除去し
、次いでリン酸ボイルで５ｉＪｎ １１１１４を除去す
る工程としてもよい。
例えばＣＦ、＋Ｏ□を用いるドライエツチングで５ｉ（
ｈ層１３ｂを除去すると、第１図（ｄ）に示されるよう
な下方にゆるやかにテーパした形状のゲート電極１３が
得られる。この工程は、ＳｉＯ□層１３ｂを先に除去し
、次いでリン酸ボイルで５ｉＪｎ １１１１４を除去す
る工程としてもよい。
続いて、ｎ型の不純物、例えばリン（Ｐ゛）を、加速電
圧４０ＫｅＶ 、ドーズ量（２〜４ ） ＸＩＯＩＳｃ
ｍ−”のドーズ量でイオン注入して、ｎ型領域（ソース
、ドレイン拡散層）１５を形成した。このソース、ドレ
イン拡散層１５のプロファイルは、ゲート電極１３の形
状を反映し、下方にゆるやかに傾斜する形状をとり、電
界集中がなくなりホットキャリアの生成が防止される。
圧４０ＫｅＶ 、ドーズ量（２〜４ ） ＸＩＯＩＳｃ
ｍ−”のドーズ量でイオン注入して、ｎ型領域（ソース
、ドレイン拡散層）１５を形成した。このソース、ドレ
イン拡散層１５のプロファイルは、ゲート電極１３の形
状を反映し、下方にゆるやかに傾斜する形状をとり、電
界集中がなくなりホットキャリアの生成が防止される。
従来例で第３図のｎ−領域２５とゲート電極の重なる部
分の長さΔ２および第４図のｎ？、Ｉ域３５とゲート電
極の重なる部分の長さΔ２′がいずれも２０００人程度
７あったものが、第２図に示される本発明の例ではΔｌ
は約３０００人となった。
分の長さΔ２および第４図のｎ？、Ｉ域３５とゲート電
極の重なる部分の長さΔ２′がいずれも２０００人程度
７あったものが、第２図に示される本発明の例ではΔｌ
は約３０００人となった。
〔発明の効果］
以上のように本発明によれば、微細ＭＯ３ＦＥＴを形成
する際に、ソース、ドレイン拡散層の形状がなだらかに
延びているため電界集中とホットキャリアの生成が抑え
られ、かつ、しきい値電圧の正方向へのシフトも抑えら
れる効果が得られる。
する際に、ソース、ドレイン拡散層の形状がなだらかに
延びているため電界集中とホットキャリアの生成が抑え
られ、かつ、しきい値電圧の正方向へのシフトも抑えら
れる効果が得られる。
第１図（ａｌ〜（ｄ）は本発明実施例断面図、第２図は
本発明を説明するための断面図、第３図および第４図は
従来例を説明するための断面図である。 図中、 １１はシリコン基板、 １２はゲート酸化膜、 １３はゲート電極（ポリシリコン）、 １３ａ はポリシリコン、 ３ｂ はＳｉｎ、層、 １４はマスク （Ｓｉ３Ｎ４ 膜） １５はｎ領域 （ソース、 ドレイン拡散層） を示す。
本発明を説明するための断面図、第３図および第４図は
従来例を説明するための断面図である。 図中、 １１はシリコン基板、 １２はゲート酸化膜、 １３はゲート電極（ポリシリコン）、 １３ａ はポリシリコン、 ３ｂ はＳｉｎ、層、 １４はマスク （Ｓｉ３Ｎ４ 膜） １５はｎ領域 （ソース、 ドレイン拡散層） を示す。
Claims (1)
- 【特許請求の範囲】 半導体基板（１１）上にゲート酸化膜（１２）を形成し
、その上にゲート電極を作るための半導体の層（１３ａ
）と耐酸化物部材とを順に成長し、該耐酸化物部材を形
成されるべきゲート電極（１３）に対応してパターニン
グしてマスク（１４）を形成する工程、熱酸化によりマ
スク（１４）の下を除く部分の半導体を酸化して酸化物
層（１３ｂ）を形成する工程、および 該マスク（１４）と酸化物層（１３ｂ）とを除去し、残
った半導体のゲート電極（１３）をマスクに不純物を導
入してソース、ドレイン拡散層（１５）を形成する工程
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13579989A JPH033245A (ja) | 1989-05-31 | 1989-05-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13579989A JPH033245A (ja) | 1989-05-31 | 1989-05-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH033245A true JPH033245A (ja) | 1991-01-09 |
Family
ID=15160093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13579989A Pending JPH033245A (ja) | 1989-05-31 | 1989-05-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH033245A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000014787A1 (en) * | 1998-09-08 | 2000-03-16 | Advanced Micro Devices, Inc. | Process for making high performance mosfet with an inverted t-shaped gate electrode |
-
1989
- 1989-05-31 JP JP13579989A patent/JPH033245A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000014787A1 (en) * | 1998-09-08 | 2000-03-16 | Advanced Micro Devices, Inc. | Process for making high performance mosfet with an inverted t-shaped gate electrode |
| US6090676A (en) * | 1998-09-08 | 2000-07-18 | Advanced Micro Devices, Inc. | Process for making high performance MOSFET with scaled gate electrode thickness |
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